JP2018525618A - 自動試験機を較正するためのｍｅｍリレーアセンブリ - Google Patents

Abstract

自動試験システムのテスターチャンネルを較正するための装置と方法について説明する。複数のマイクロエレクトロメカニカル（ＭＥＭ）スイッチを含むリレーマトリクスアセンブリが、試験チャネルの直列ロボットプロービングを必要とすること無く複数のテスターチャンネルを解析器較正計器へ迅速に接続するために使用され得る。リレーマトリクスアセンブリは、テスター上のインターフェースへ取り付けられ得るプリント回路基板上で構築され得る。試験チャネルの較正パラメータは、リレーマトリクスアセンブリを介し受信される波形であってリレーマトリクスアセンブリにより導入される波形歪を除去するように補正された波形から計算され得る。リレーマトリクスアセンブリ内の歪みを補正するパラメータは、予め測定され、較正が行われる際の使用のために格納され得る。

Description

本技術は自動試験機（ＡＴＥ：ａｕｔｏｍａｔｅｄ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）の試験チャネルを較正するための方法および構造に関する。

図１を参照すると、従来のＡＴＥシステム１００（時に「テスター」または「ＡＴＥ」と呼ばれる）は、テスターインターフェース１３１を形成するコンタクトを有する複数の試験チャネル（図示せず）を有する自動テスター１１０を含み得る。各チャネルは、デバイスインターフェースボード１３５を通る被試験デバイス１５０上の試験点に接続され得るチャネルコンタクトにおいて信号を生成または測定することができる。

テスター１１０内では、試験信号は計器において生成または測定され得る。各計器は、各テスターインターフェース１３１における複数のコンタクトへ結合されるように複数チャネルの信号を処理し得る。しばしば、各計器のコンタクト同士はテスターインターフェース１３１内で互いに近接される。例えば、典型的コンタクト密度は、それぞれが約１平方インチ当たり６４コンタクトなど多数のコンタクトを有する複数の領域を必要とするであろう。

いくつかの実施形態では、被試験デバイス１５０はウエハーであってもよいし、１つまたは複数のパッケージ化された集積回路であってもよい。例えば、ＡＴＥは、ウエハーをダイシングしデバイスをパッケージ化するに先立って品質保証のためにウエハー上の集積回路デバイスを試験するために使用され得る。

集積回路デバイスは通常、ウエハー上で大量に製造され、高速（例えば最大１０Ｇｂ／ｓまたはそれ以上のデータ速度）で作動され得るので、自動テスター１１０は何百または何千ものチャネルを有し得る。各チャネル自体は、電圧または他のパラメータを測定する際に高タイミング精度および高精度でもって高速で動作しなければならない。必要精度を達成するために、各チャネルは時々較正または検証される。

従来の較正手順では、較正は、テスターインターフェース１３１を露出するためにデバイスインターフェースボード１３５を除去することにより成しとげられ得る。デバイスインターフェースボード１３５は、短い同軸ケーブルを介し信号解析器へ接続される単一プローブを有するロボットアセンブリにより置換され得る。ロボットは較正工程中にプローブを１つのチャネルから別のチャネルへ移動し得る。同軸ケーブルを介しなされるこのような接続は、較正測定に使用される計器における高信号忠実度を提供し、測定結果がテスターチャンネルの精密な較正に必要な精度を有するということを保証する。

本発明者は、自動試験機のための従来の較正手順が自動試験機の試験チャネルのロボットプロービングのためにかなりの時間を必要とし得るということを認識し理解した。このかなりの時間は部分的には試験チャネルの連続な単一チャネル／回・プロービング（ｓｉｎｇｌｅ−ｃｈａｎｎｅｌ−ａｔ−ａ−ｔｉｍｅ ｐｒｏｂｉｎｇ）による。単一チャネル／回・測定を行うためにロボットを移動するのに必要な時間は、テスターの較正工程に必要な時間の３３％ほどもあり得る。本発明者は、この時間量は従来のＡＴＥ較正にとっては我慢できたが時間は試験チャネルの数が増加することになる将来世代のＡＴＥに伴って増加することになるということを認識し理解した。本発明者は、ＡＴＥ試験チャネルのロボットプロービングの必要性をなくすとともにＡＴＥの較正および検証がなされ得る速度を著しく増加し得るＭＥＭベースリレーマトリクスアセンブリを考案した。

較正に必要な精度を提供するために、いくつかの実施形態によるとＭＥＭＳベースリレーマトリクスアセンブリの特性が測定され得る。ＭＥＭＳベースリレーマトリクスアセンブリを介し解析器へ結合された信号に対しなされる測定の結果は測定された特性に基づき数学的に修正され得る。次に、これらの修正された信号はテスター較正に使用され得る。このようにして、較正が行われる速度を増加する一方で較正工程の精度が維持され得る。

テスターインターフェースにおけるチャネルへ接触するのに必要なコンタクト密度を提供するために、いくつかの実施形態によると、ＭＥＭベースリレーマトリクスアセンブリは、インストールされるとテストヘッド上のチャネルコンタクトに隣接する表面上の高コンタクト密度の局所領域を有する。これらの高密度コンタクトはテストヘッド上のチャネルコンタクトにアライメントされ得る。コンタクト密度は、利用可能ＭＥＭスイッチパッケージ内のスイッチ密度を越え得る。高密度は、複数のＭＥＭスイッチパッケージと複数の高コンタクト密度の局所領域のそれぞれとをアライメントすることにより達成され得る。ＭＥＭスイッチパッケージは、ＭＥＭスイッチパッケージの一部だけが高密度コンタクトの局所領域の上に位置してＭＥＭスイッチパッケージ上のそれらのコンタクトと接触パッドとを接触させるように、非対称的に分散された接触パッドを有し得る。いくつかの実施形態では、コンタクト密度は６４コンタクト／平方インチを越える。

自動試験機のチャネルを較正するための装置と方法について説明する。いくつかの実施形態によると、リレーマトリクスアセンブリは、ロボット運動を必要とすることも無く直列的やり方でチャネルをプロービングすることも無く複数のテスターチャンネルへ接続するように構成される複数のマイクロエレクトロメカニカル（ＭＥＭ）リレースイッチを含む。また説明されるのは、リレーマトリクスアセンブリを通る経路により導入される波形歪に関連するパラメータを計算するための方法であって、これらの歪みが測定波形から除去され得るようにする方法である。いくつかの実施形態では、テスターチャンネルの較正パラメータは、リレーマトリクスアセンブリを通る経路により導入される歪みを除去した後にリレーマトリクスアセンブリを介し受信される波形から計算され得る。

いくつかの実施形態によると、複数のテスターチャンネルを較正する方法はリレーマトリクスアセンブリをテスターへ接続する工程を含み得る。リレーマトリクスアセンブリは複数のマイクロエレクトロメカニカル（ＭＥＭ）リレーを含み得る。本方法はさらに、複数のテスターチャンネルのうちのいくつかのテスターチャンネルをリレーマトリクスアセンブリの第１の出力コネクタへ連続的に接続するために複数のＭＥＭＳリレーのうちのいくつかのＭＥＭＳリレーを作動させる行為を含み得る。ＭＥＭリレーは単極多投ＭＥＭスイッチを含み得る。マトリクスアセンブリは、大きなファンインを提供するこのような単極多投ＭＥＭリレーの層から構築され得る。例えば、マトリクス内の複数の層が、６４以上の入力のうちの任意の１つを１出力へ切り替え可能に結合し得る。

本教示の前述のおよび他の態様、実施形態、および特徴は添付図面と併せ以下の説明からより十分に理解されることになる。

当業者は、本明細書に記載される図面は例示目的のためだけであるということを理解することになる。いくつかの例では実施形態の様々な態様は実施形態の理解を容易にするために誇張、単純化、および／または拡大され得るということを理解すべきである。添付図面では、同様な参照符号は通常、様々な図面全体にわたって同様な特徴、機能的に同様および／または構造的に同様な要素を指す。添付図面は必ずしも原寸に比例していなく、むしろ教示を明瞭に示すために強調される。添付図面は、いかなるやり方でも本教示の範囲を制限するように意図されていない。

いくつかの実施形態による自動試験機に関連する部品を描写するブロック図である。 いくつかの実施形態によるリレーマトリクスアセンブリを描写する。 いくつかの実施形態によるリレーマトリクスモジュールを描写する。 いくつかの実施形態によるリレーマトリクスモジュールのスルーチャネル接続性（ｔｈｒｏｕｇｈ−ｃｈａｎｎｅｌ ｃｏｎｎｅｃｔｉｖｉｔｙ）を示す。 いくつかの実施形態によるＡＴＥの試験チャネルを較正するためのセットアップを描写する。 リレーマトリクスアセンブリの使用に関連する時間領域信号を描写する。 いくつかの実施形態によるリレーマトリクスアセンブリのスルーチャネルの順方向の特性パラメータを判断するために使用され得る散乱行列モデルを表す。 いくつかの実施形態によるリレーマトリクスアセンブリのスルーチャネルの逆方向の特性パラメータを判断するために使用され得る散乱行列モデルを表す。 いくつかの実施形態によるリレーマトリクスアセンブリのスルーチャネルに関連するＴＤＲおよびＴＤＴ波形を描写する。 いくつかの実施形態によるリレーマトリクスアセンブリを通る経路の周波数依存前方散乱パラメータと計算された逆数を表す。 いくつかの実施形態による試験チャネルの測定信号と補正信号とを表す。 いくつかの実施形態によるＡＴＥの試験チャネルを較正する方法を描写する。 いくつかの実施形態によるデータ処理および計器制御システムの例を描写する。

実施形態の特徴および利点は、添付図面と併せ取り込まれる以下の詳細な説明からより容易にわかることになる。

本発明者は、自動試験機のチャネル（「テスターチャンネル」とも呼ばれる）の較正および検証時間は、従来のロボットプローブの代わりにマイクロエレクトロメカニカル（ＭＥＭ）リレーマトリクスアセンブリを使用することにより低減され得るということを認識し理解した。リレーマトリクスアセンブリへの入力はテスターチャンネルへ接続され得る。リレーマトリクスアセンブリ内のリレーを切り替えることにより、選択されたテスターチャンネルからの信号が解析ツールへ迅速に切り替えられ得る。無数のテスターチャンネルへの接続はリレーマトリクスアセンブリのロボット運動を必要とすること無くなされ得る。

これまで、ＭＥＭベースリレーアセンブリは、リレーマトリクスが信号歪を導入してテスター較正または検証に必要な精度を排除するので、テスターチャンネルを較正するのに必要な多数の精密な測定のために使用されてこなかったであろう。さらに、従来の設計は、テスターインターフェース上のテスターチャンネルと局所高コンタクト密度の領域とを接触させるのに必要とされる単一パッケージ内のリレー接点の密度を達成することができない。しかし、本明細書で説明されるのは、テスターインターフェース内のチャネルへの接続を行うのに十分な局所高コンタクト密度を達成するＭＥＭベースリレーマトリクスの基板レイアウトである。信号をリレーマトリクスアセンブリを介して、較正ツールへ結合する際に導入される歪みが信号から除去されて精密な較正を可能にするようにＭＥＭベースリレーマトリクスを較正する技術についても説明する。

いくつかの実施形態では、リレーマトリクスアセンブリは、リレーマトリクスアセンブリ上の入力がテスターインターフェース１３１において露出されたテスターチャンネルへ電気的に接続するようにテスター１１０（図１）に搭載され得る。いくつかの実施形態では、リレーマトリクスアセンブリは較正手順中にデバイスインターフェースボード１３５（ＤＩＢ：ｄｅｖｉｃｅ ｉｎｔｅｒｆａｃｅ ｂｏａｒｄ）の代わりに搭載され得る。リレーマトリクスアセンブリは、テスターインターフェース１３１へ直接接続してもよいし、１つまたは複数の変換器、インターポーザまたは他の部品を介し結合されてもよい。このような接続は、デバイスインターフェースボードを試験システムへ接続するための当該技術領域で知られた部品または任意の他の好適な部品を使用してなされ得る。他の実施形態では、リレーマトリクスアセンブリは、デバイスインターフェースボード１３５の上に搭載され、デバイスインターフェースボードを介したテスターチャンネルへの接続をなし得る。したがって、リレーマトリクスアセンブリの入力がテスターチャンネルへ接続される特定機構が本発明に関する制限ではないということを理解すべきである。

テスターインターフェース１３１は、ボード上に分散される複数の電気的試験チャネルコンタクト（例えば、パッドまたはピン）を有する平坦な回路ボードを含み得る。これらのコンタクトはテスター１１０の複数の試験チャネルへの接続を提供し得る。テスターインターフェース１３１上に何百または何千ものテスターチャンネルコンタクトが存在し得、これらのコンタクトは局所高コンタクト密度を有する領域内に配置され得る。これらのコンタクトは任意の好適なパターンでテスターインターフェース上に分散され得る。いくつかの実施形態では、局所高コンタクト密度のこれらの領域内のテスターチャンネルコンタクトの密度は３２コンタクト／平方インチを越え得る。いくつかの実施形態では、コンタクト密度は６４コンタクト／平方インチを越える。いくつかの実施形態では、コンタクト密度は１２８コンタクト／平方インチなど１２０コンタクト／平方インチを越え得る。

図２Ａは、テスターチャンネルを較正するためのリレーマトリクスアセンブリ２００を示す。テスターの寿命期間中に時々、所望の仕様を満たすようにテスターチャンネルを較正することまたはテスターが所望の仕様を満たすということを検証することが必要である。較正手順中に、図２Ａに描写されるリレーマトリクスアセンブリ２００はテスターインターフェース１３１へ接続され得、較正手順がＡＴＥの試験チャネル毎に実行され得る。

いくつかの実施形態によると、リレーマトリクスアセンブリ２００はプリント回路基板２０１を含み得る。いくつかの実施形態では、ＰＣＢ２０１はテスター１１０のテストヘッドへ固定されるように構成される。例えば、プリント回路基板は、ボード２０１とアセンブリをテストヘッドへ固定するために孔２０２またはいくつかの他の固定機構を含み得る。

リレーマトリクスアセンブリ２００はさらに、ボード２０１上に配置された複数のリレーモジュール２１０を含み得る。リレーモジュール２１０はそれぞれ複数のＭＥＭベースリレー２３０を含み得る。リレーのそれぞれは、リレーモジュールの複数の入力のうちの任意の１つを一以上の出力のうちの任意の１つへ接続するために制御信号により独立に活性化され得る。示された実施形態では、各モジュールが単極多投スイッチを実現するように１つの出力が存在し得る。いくつかの実施形態によると、ＭＥＭリレーのそれぞれが６入力のうちの任意のものを単一出力へ切り替え得るように６入力／１出力が存在し得る。

図３により詳細に示すように、リレー２３０同士は、階層内の１レベルにおけるリレーの出力が階層の上位レベルにおけるリレーの入力へ接続され得るように階層で接続し得る。階層の最上位レベルにおけるリレーの出力は図２に描写されるように出力コネクタ２５０へ接続され得る。出力コネクタの例はＳＭＡコネクタである。いくつかの実施形態によると、リレーマトリクスモジュール２１０も階層的に構成され得、階層内の１レベルにおける２つ以上のリレーマトリクスモジュールの出力が階層の上位レベルまたは最上位レベルにおけるリレーマトリクスモジュールの入力へ接続するようにする。階層の最上位レベルにおける出力またはリレーモジュールは出力コネクタ２５０へ接続し得る。

いくつかの実施形態では、一以上の出力コネクタ２５０が存在し得る。このような構成は、リレーマトリクスのリレースイッチがリレーマトリクスを通る複数の経路を形成するように活性化されることを可能にする。テスターの較正中、これらの経路のうちの一以上が一度に確立され得、一以上の信号がテスターを較正計器へ接続するためにリレースイッチマトリクスを介し結合されることを可能にする。複数の経路は、テスターの複数チャネルが同時に較正されることを可能にし得る、または、較正計器からの刺激信号がテスターへ印加されることを可能にし得る、および／またはこれらの信号が比較され得るようにテスターからの複数の信号が較正計器へ印加されることを可能にし得る。したがって、簡単のためにリレーマトリクスを通る１つの経路が示され得るが２つ以上の経路が存在し得るということを理解すべきである。

図２Ａを再び参照すると、リレーモジュール２１０は制御信号線２１２により通信ポート２０２へ電気的に接続され得る。いくつかの実施形態によると、通信ポートはＵＳＢポートを含み得るが他のタイプの通信ポート（有線または無線）が使用されてもよい。リレーモジュールは、制御信号線２１２上で、較正ルーチンを走らすコンピュータなどの外部ソースからスイッチング制御信号を受信し得る。スイッチング制御信号は、リレーマトリクスを通る複数の可能な経路のうちの１つの経路を選択するために一以上のリレーモジュール内のＭＥＭリレーを活性化させ得る。

いくつかの実施形態では、リレーマトリクスアセンブリ２００はリレーマトリクスモジュール２１０へのスイッチング制御信号の分配を支援するオンボード信号処理またはスイッチング論理２６０を含み得る。いくつかの実施形態では、スイッチング論理２６０はデマルチプレクサまたはマイクロコントローラを含み得る。いくつかの実施形態では、スイッチング論理２６０はＡＳＩＣまたはＦＰＧＡを含み得る。いくつかの実施形態では、各リレーマトリクスモジュール２１０において追加スイッチング論理が存在し得る。いくつかの実施形態では、スイッチング論理２６０は別のリレーマトリクスモジュール２１０を含み得る。

リレーマトリクスアセンブリの裏側に複数の入力コンタクト（例えばパッドまたはピン（図示せず））が存在し得る。これらの入力コンタクトは階層の最下位レベルにおけるリレーモジュール２１０の入力へ接続し得る。いくつかの実施形態では、テスターインターフェース１３１におけるテスターチャンネルコンタクトの分配に物理的に一致するパターンで配置される多くの入力コンタクトが存在し得る。このような実施形態では、リレーマトリクスアセンブリ２００はテスターインターフェース１１０へ安全に取り付けられ得、リレーマトリクスアセンブリ２００の入力コンタクトを介しテスターヘッド上のテスターチャンネルコンタクトのそれぞれへ電気的接続がなされ得る。

図２Ｂは、いくつかの実施形態によるリレーマトリクスモジュール２１０をさらに詳細に描写する。各リレーモジュール２１０は、ＰＣＢ２０５上に配置された複数のＭＥＭリレー２３０および受動素子２２０を含み得る。回路基板２０５は、リレーマトリクスアセンブリ２００内のリレーモジュール２１０を固定するための孔２１５または他の固定機構（例えば半田パッド）を含み得る。いくつかの実施形態では、回路基板２０５は１０Ｇｂ／ｓを越えるデータ転送速度を支援し得る多レベル高速ＰＣＢを含む。高速ＰＣＢの例は、米国加州サンタアナのＰａｎａｓｏｎｉｃ ＰＣＢ Ｍａｔｅｒｉａｌｓ社から入手可能なＭｅｇｔｒｏｎ ６ ＰＣＢである。

ＭＥＭリレー２３０は、一以上の入力ピンを各ＭＥＭベースリレー内の一以上の出力ピンへ接続するように構成された電気機械的アクチュエータを含み得る。例えば、各リレーは、どの入力ピンがどの出力ピンへ電気的に接続するかを判断するスイッチング制御信号を受信するように構成され得る。いくつかの実施形態によると、ＭＥＭベースリレーの入出力ピン２４０は図２Ｂに描写するようにリレー２３０の周囲に分散され得る。

リレーマトリクスアセンブリ２００において使用されるＭＥＭリレー２３０上には任意の好適な数の入出力ピンが存在し得る。いくつかの実施形態では、各ＭＥＭリレーにおいて２つ以上の入力ピンと２つ以上の出力ピンとが存在し得る。いくつかの実施形態によると、ＭＥＭリレー２３０は６入力ピン／１出力ピンを含み得る。加えて、少なくとも１つのスイッチング制御信号を受信するための少なくとも１つの制御信号線２１２へ電気的に結合される少なくとも１つのＭＥＭＳリレー用制御入力ピンが存在し得る。いくつかの実施形態では、リレーモジュール２１０は、ＭＥＭリレー２３０を場合によっては損傷し得る静電放電に対してＭＥＭスイッチを保護するために導電性シールドで覆われ得る。導電性シールドはＭＥＭＳリレーをＰＣＢ２００へ接続するために使用される金のボンディングワイヤ（直径０．００１インチ程度であり得る）を代替的または追加的に保護し得る。

リレーモジュール２１０上の受動素子２２０は、それらのスイッチング速度を改善するようにＭＥＭリレーから電荷を流出させるために使用される抵抗器を含み得る。抵抗器はまた、後で閉じられるとリレーを損傷し得るフローティングリレー相互接続線上に源電流リークを生成し得また著しい電圧を成長し得る９０Ｖ信号が存在するので、すべての線を０Ｖまで放電する際に支援し得る。いくつかの実施形態によると、ＭＥＭリレー２３０は、リレーの容量性スイッチングノードから（例えばゲートノードから）電荷を流出させるように配置された抵抗器２２０を有する回路内に組み込まれる。例えば、１ＭΩより大きい値を有する抵抗器がＭＥＭリレーの制御ゲートとアース間に接続され得る。蓄積電荷を流出させてリレーのスイッチング速度を増加するためにマトリクスモジュール上のアースと入力、出力および中間ノードとの間に接続された追加抵抗器が存在し得る。これらの抵抗器は約１０ｋΩより大きな抵抗値を有し得る。いくつかの実施形態によると、ＰＣＢ上の抵抗器およびトレースの配置が０．１ｍｓ未満のマトリクスモジュール２１０のスイッチング速度を提供する。

リレーマトリクスアセンブリ内に使用され得るＭＥＭリレーの一例は、米国マサチューセッツ州ＳｔｏｗのＲａｄａｎｔＭＥＭＳ社から入手可能なモデルＲＭＳＷ２６０−ＳＰ６Ｔ ＭＥＭＳスイッチである。このデバイスは、単極（例えば出力または入力ピン）を６入力または出力ピンのうちの任意の１つへ接続することができる単極６投リレーを含む。このデバイスは、片側約２ｍｍであり、選択可能経路へ接続される高密度のコンタクトを形成するのに好適である。例えば、本発明者は、これらのＭＥＭスイッチのうちの１５個が６４コンタクト／平方インチを越えるコンタクト密度を提供するためにリレーマトリクスモジュール２１０内のＰＣＢ上に配置され得るということを発見した。ここで、各入力コンタクトはマトリクスモジュールを通る異なる経路に対応する。他のベンダーにより製造されるデバイスだけでなくＭＥＭスイッチの他のモデルがいくつかの実施形態において使用され得る。

これらの小サイズのために、各片側が約１インチであるリレーマトリクスモジュール２１０内に多数のＭＥＭリレー２３０が含まれ得る。いくつかの実施形態によると、マトリクスモジュール２１０の裏側の入力コンタクトの数は３２コンタクト／平方インチより大きいかもしれない。いくつかのケースでは、マトリクスモジュール２１０のコンタクトの密度は６４コンタクト／平方インチを越え得る。異なるＭＥＭベースリレー２３０を有する他の実施形態では他のコンタクト密度が実現され得る。マトリクスモジュールの入力コンタクトは、任意の好適な手段（例えばボールグリッド半田アレイ）を使用してリレーマトリクスアセンブリ２００のマザーボードへ接続され得る。

しかし、上述のように、テスターインターフェース１３１におけるチャネルコンタクトは、局所領域内に約１００〜１５０コンタクト／平方インチ密度を有するグループで配置され得る。上記リレーマトリクスモジュールは、同じ領域内に必要数未満の入力接続を有し得る。したがって、リレーマトリクスモジュール２１０は、２つのリレーマトリクスモジュール２１０がテスターインターフェースの高コンタクト密度の領域のそれぞれと重なるように配置され得る。このようにして、これらの高コンタクト密度の局所領域では、リレーマトリクスアセンブリへの入力数は少なくとも必要密度を有し得る。

このような接続を支援するために、リレーマトリクスモジュール２１０は、モジュール全体にわたって一様に分散されないコンタクトを有し得る。むしろ、いくつかの実施形態では、リレーモジュール２１０上のコンタクトはモジュールの半分を占めるようにスキューされ得る。したがって、モジュールの半分は、テスターインターフェース１３１上の高密度コンタクトの領域とアライメントされ得る。しかし、複数のリレーモジュールの入力をテスターインターフェース１３１上の高コンタクト密度の領域内のコンタクトへ接続するために任意の好適な相互接続配置が使用され得るということを理解すべきである。

図３は、Ｍ入力（例えばテスターチャンネルへ直接接続する入力）とＮ出力（例えば試験チャネルから信号を受信し解析する計器へ接続し得る出力チャネル）間の選択可能接続性を可能にするためにどのようにＭＥＭＳリレー２３０がリレーマトリクスモジュール２１０内に配置され得るかの単なる一例を提供する。単に一例として、リレー２３０はそれぞれ、テスターのテスターチャンネルパッドと１つの出力チャネルとへ接続され得る６入力チャネルを有するように配置された単極６投（１×６）リレーを含み得る。同図に描写するように、リレー２３０はリレーマトリクスモジュール２１０のＭ入力とＮ出力間の接続を提供するために直列だけでなく並列に（いくつかの実施形態よると）も配置され得る。

スイッチング制御信号をマトリクスモジュール２１０内のリレー２３０へ発行することにより、所望のテスターチャンネルがマトリクスモジュールの所望の出力チャネルへ接続され得る。例えば、図３に描写されるリレー２３０のうち、モジュールを通る第１の経路３３０を選択するために活性化される４つが存在し得る（点線により示される）。各経路は、リレーマトリクスアセンブリ２００のいかなる横方向位置決めまたは動きも無しに選択され得る。したがって、テスターチャンネルのすべてを試験するためにプローブのロボット位置決めは必要ではない。

いくつかの実施形態では、リレーは、リレーマトリクスを通る単一経路が一回で選択されるように接続され得る。しかし、「リレーはただ１つの活性経路が存在するように配置され得る」ということは必要要件ではない。いくつかの実施形態によると、テスターチャンネルの同時解析を可能にするためにリレーマトリクスアセンブリ２００の多くの選択経路が存在し得る。

図４は、いくつかの実施形態による、テスターを較正するためにリレーマトリクスアセンブリ２００を使用する装置を描写する。いくつかの実施形態では、リレーマトリクスアセンブリ２００は、リレーマトリクスアセンブリのＭ入力コンタクトがテスターインターフェース１３１におけるＭ試験チャネルコンタクトへ電気的に接続するようにテスターインターフェース１３１へ安全に固定され得る。上に指摘したように、このような接続は直接またはインターポーザまたは変換器など他の部品を介しなされ得る。

コントローラ４３０は、（例えばＵＳＢまたは他の通信リンクを介し）リレーマトリクスアセンブリ２００と、そして信号解析器４２０などの較正計器と通信状態になり得る。いくつかの実施形態では、コントローラ４３０は、機械可読命令が本明細書に説明される方法に従ってスイッチング制御信号をリレーマトリクスアセンブリ２００へ発行するように特に適応化されたコンピュータまたは少なくとも１つのプロセッサを含み得る。いくつかの実施形態では、コントローラ４３０は処理のために信号解析器４２０からデータを受信し、受信データに基づきテスターチャンネルの較正値を計算し得る。いくつかの実施形態では、コントローラもまたテスター１１０と通信し得、較正されたやり方で動作するためにテスター内の計器の動作を調整するために格納され印加されるように較正値をテスターへ提供し得る。

信号解析器４２０は、リレーマトリクスアセンブリ２００から通信リンクまたはケーブル布線４１０上で一以上の信号を受信するように構成され得る。いくつかの実施形態では、信号解析器はオシロスコープまたはベクトルネットワークアナライザ（ＶＮＡ）を含み得る。いくつかの実施形態では、信号解析器は時間領域反射測定（ＴＤＲ：ｔｉｍｅ−ｄｏｍａｉｎ ｒｅｆｌｅｃｔｏｍｅｔｒｙ）スコープを含む。しかし、任意の好適な信号解析器が使用され得るということを理解すべきである。リレーマトリクスアセンブリが複数の出力を含む実施形態では、それぞれがリレーマトリクスアセンブリの異なる出力へ接続された複数のこのような信号解析器が存在し得る。

本発明者は、従来のＶＮＡまたはオシロスコープは、約５，０００データサンプル／１０ｐｓ等価時間領域サンプル間隔で、試験チャネルに関連する信号を記録することができるかもしれなく、一方、オシロスコープはいくつかの実施形態では２０，０００サンプル／５０ｐｓ以下サンプル間隔よりより多いサンプルで波形をサンプリングし得る。別の例として、いくつかの市販オシロスコープは５ｐｓまたは４．２ｐｓでサンプリングし得る。特定のサンプル間隔にかかわらず、オシロスコープは信号解析器として働き得、信号解析器により受信される信号はいくつかの実施形態によると並列に受信され得る。２０，０００サンプルは一例示であり、いくつかの実施形態では２０，０００サンプルよりはるかに多いサンプルが収集され得るということを理解すべきである。

コントローラ４３０は、テスターチャンネルと信号解析器４２０へ接続される出力コネクタ２５０との間の経路を選択するようにリレーマトリクスアセンブリ上の個々のＭＥＭリレー２３０を活性化させるスイッチング制御信号を発行し得る。選択されたテスターチャンネルと信号解析器４２０との間の接続がなされると、試験チャネルを較正するための試験信号がテスターチャンネルへ印加され得るおよび／またはテスターチャンネルから読み出され得る。いくつかの実施形態によると、試験信号は信号解析器により受信され、信号解析器において少なくとも部分的に処理され得る。いくつかの実施形態では、受信信号は選択されたテスターチャンネルの波形歪を評価するためにコントローラにより処理され得る。このような処理は既知技術を使用してまたは任意の他の好適なやり方で行われ得る。この処理はＡＴＥの試験チャネル毎に繰り返され得る。

各テスターチャンネルの較正パラメータは各テスターチャンネルにより導入される波形歪を補償するように計算され得、較正パラメータはコントローラにより格納され得る。これらのテスターチャンネル較正パラメータは各テスターチャンネルにより導入される波形歪を補償するためにその後使用され得る。いくつかの実施形態では、較正パラメータはテスター内にプログラムされるまたはＡＴＥのメモリに格納され得る。例えば、テスター上で行われるソフトウェアアルゴリズムは、各テスターチャンネルにより導入される波形歪を補償するために較正パラメータを使用し得る。代替的または追加的に、較正パラメータはハードウェアフィルタを調整するためにおよび／または波形歪を低減するようにテスター上のドライバ信号を修正するために使用され得る。較正パラメータは、テスターインターフェース１３１に到達する信号が計器仕様を満たす（例えば、規定の立ち上りおよび立ち下り時間、遅延値、信号レベルを満たす）ようにテスター信号レベル、信号遅延および／またはテスター内の波形形状を調整し得る。

テスターチャンネルの較正は、当該技術分野で知られた技術（ロボットプローブが各テスターチャンネルへ連続的に接続される場合に使用される技術と同一または類似であり得る）を使用することにより行われ得る。しかし、高忠実度ケーブルを介し信号解析器とテスターチャンネルとを連続的に接続するプローブを含む従来の較正機器によりなされる測定とは対照的に、ＭＥＭリレーマトリクスはより大きな歪みを導入する。したがって、いくつかの実施形態では、コントローラ４３０は、テスターを較正するために測定結果を使用する前に、ＭＥＭリレーマトリクスに導入される信号歪の補正を適用するようにプログラムされ得る。この歪みはＭＥＭリレーマトリクスを通る経路毎に異なり得、コントローラ４３０は、どの経路または経路群が選択されるかにかかわらず適正な値が適用されるように可能な経路毎の補正値を格納し得る。

したがって、歪みの程度はＭＥＭリレーマトリクスを通る可能な経路毎に判断され得る。当該歪みを補正するために使用可能な当該歪みの代表的なものがコントローラ４３０などにより格納され得る。しかし、補正情報は、リレーアセンブリ上のメモリ内、「クラウド内」、またはコンピューターネットワーク上でアクセス可能な任意のコンピュータデバイス（リレーマトリクスアセンブリを介しなされた測定の結果を処理することになる）内を含む任意の好適な場所に格納され得るということを理解すべきである。

どこに補正情報が格納されるかにかかわらず、テスターチャンネルを較正するために経路が使用されるので、当該経路を通過する信号に対してなされたいかなる測定の結果も、格納された補正情報に基づき調整され得る。補正情報は伝達関数など任意の好適なフォーマットで格納され得る。この実施形態では、歪みの調整は決定された伝達関数の逆のものを適用することを伴い得る。代替的に、歪みの特性化結果が、経路のインパルス応答を表す時間領域信号として格納され得、調整は、格納された時間領域信号による測定信号の逆畳み込みによりなされ得る。さらに別の実施形態では、補正情報はｓパラメータとして格納され得る。Ｓパラメータは、複数（４）組の周波数領域値（ｓ１１、ｓ２１、ｓ１２、ｓ２２）として格納され得る。いくつかの実施形態では、４値／組がチャネル毎に格納され得る。しかし、いくつかの実施形態では、単一Ｓパラメータ（Ｓ_２１）だけが使用され得る。しかし、結合をもカバーするより多くの組み合わせが追加Ｓパラメータ組／チャネルとして追加され得る。

概要としておよび理解の目的のために、図５Ａと図５Ｂは、どのように信号がリレーマトリクスアセンブリ２００を介した送信により少なくとも部分的に歪められ得るかの単に一例を描写する。図５Ａにおいて、信号５００は未較正テスター信号（ｕｎ−ｃａｌｉｂｒａｔｅｄ ａｔ−ｔｅｓｔｅｒ ｓｉｇｎａｌ）であり得る。較正または検証のためには、この信号を測定することが望ましいかもしれない。しかし、信号がリレーマトリクスアセンブリを介し信号解析器と結合されると、歪んだ波形５２０が信号解析器４２０において測定される。いくつかの実施形態では、解析器において使用される信号解析器、関連ケーブル布線、およびサンプルヘッドもまた測定波形に対する歪みに寄与し得る。

試験を行う際、特定特性を有し得る波形をテスターが生成することが望ましい。図５Ｂはこのような波形５３０を示す。ここで、他のすべてのチャネルに対する特定時間（この場合、０ｎｓ）におけるそして特定振幅におけるクロスオーバーを有する波形が示される。同波形はまた、特定振幅変動を有して示される。波形５３０はテスターに対して規定され得る例示的波形特性を示すということを理解すべきである。異なるまたは追加特性が他の実施形態において規定され得、それらの特性を表す異なる波形形状が使用され得る。

特定の波形特性にかかわらず、テスターにより生成される実際の波形特性を測定することがテスターの動作の一部として望ましいかもしれない。このような測定結果は例えば試験システムを較正して所望のものからの逸脱を効果的に調整するために使用され得る。このような測定結果は、テスターが仕様の範囲内で動作しているということを検証するために代替的または追加的に使用され得る。

図５Ｂは波形５４０を示し、リレーマトリクスアセンブリを通過した後の波形５３０を表す。図５Ａ、５Ｂは、テスターにおいて較正された、されなかったかにかかわらずリレーマトリクスアセンブリを通った後に測定され得る信号がテスター信号とは異なるということを示す。したがって、テスター信号の特性を判断するために、計算が測定信号５２０または５４０に対して行われ得る。

上述のような構成において、テスターはリレーマトリクスアセンブリ２００を介し信号解析器へ接続される。リレーマトリクスアセンブリ２００は、解析器における測定波形５２０または５４０に生じる歪みを加え得る。リレーマトリクスアセンブリ２００は、クロスオーバーまたは振幅ズレを変更するスキューを導入することなどにより波形内に歪みを導入し得る。したがって、波形５２０が例えば較正または検証のために測定されると、リレーマトリクスにより導入される歪みは較正または検証工程に不正確性を生じ得る。

従来の較正手法は例えば、理想特性からの全ズレを測定し得、その歪みに合わせて調整し得るテスター１１０の較正値を提供し得る。しかし、リレーマトリクスアセンブリ２００を通過した後に測定される信号からこれらの較正値を計算し、次にこれら較正値を、被試験デバイスを試験するために使用することは、示された実施形態ではリレーマトリクスアセンブリが被試験デバイスの試験中には存在しないので不正確性を生じ得る。リレーマトリクスアセンブリが存在するときに導出された較正値を使用することは、リレーマトリクスアセンブリが存在しない状態でなされる測定に適用されると誤差を導入し得る。具体的には、測定信号５２０を使用して従来の較正工程を行うことは、信号５３０の形式のテスター信号を生じないであろう。したがって、本発明者は、ＭＥＭベースリレーマトリクスアセンブリを正確にするためにはＭＥＭベースリレーマトリクスの各経路を通る歪みを表す値が別々に判断され得るということを認識し理解した。これらの値は、テスターの較正または検証のための測定を行う際にリレーマトリクスアセンブリの影響を除去するために適用され得る。したがって、導出された較正値は、リレーマトリクスアセンブリが取り外されたときのテスターの動作を較正し得る。

テスター１１０の試験チャネルを較正するために、リレーマトリクスアセンブリを通る経路と、いくつかの実施形態ではリレーマトリクスアセンブリと共に取り外されるケーブル布線または他の部品とに起因する波形の歪みが考慮される。いくつかの実施形態によると、これらの歪みを特徴付けるパラメータは別個に判断され、例えば、その寄与が、測定された歪んだ波形から除去され得、選択された試験チャネルに起因する残留歪みを残すようにする。次に、残留歪みを有する結果波形は試験チャネルの較正パラメータを判断するために解析され得る。

一旦判断されるとリレーマトリクスアセンブリ内の歪みを特徴付けるパラメータは任意の好適なやり方で適用され得るということを理解すべきである。いくつかの実施形態では、これらのパラメータは、例えば、これらの信号が、テスターの較正値を計算するために使用される前に測定信号を調整するためにデジタルシグナルプロセッサにより実施される計算を利用して数学的に適用され得る。代替的に、リレーマトリクスアセンブリ内の歪みを特徴付けるパラメータは、リレーマトリクスアセンブリ内で歪むと所望特性を有することになる信号を生成するようにテスターの動作を制御するために使用され得る。

図４、図５を再び参照すると、リレーマトリクスアセンブリ２００による歪み寄与を除去することで、リレーマトリクスアセンブリによる歪み無しに、テスター出力に存在するだろう波形を生じ得る。いくつかの実施形態では、リレーマトリクスアセンブリの歪みは、例えばリレーマトリクスアセンブリにより導入される歪みを除去するために測定波形５２０に働くソフトウェアアルゴリズムを使用することにより数値計算を介し除去され得る。いくつかの実施形態では、リレーマトリクスアセンブリ２００の影響の除去後の結果波形は、従来の較正されたロボットプローブによりテスター出力コンタクトから測定される波形と実質的に等価であろう、そして、既知技術を使用してテスターを較正するために使用され得る。

リレーマトリクスアセンブリにより導入される歪みは任意の好適なやり方で測定され得る。リレーマトリクスアセンブリがテスターへ取り付けられている間に測定がなされるということは必要要件ではない。逆に、リレーマトリクスアセンブリ上の測定は、任意の好適な時間に任意の好適な場所でなされ得、較正された計器によりなされ得る。

リレーマトリクスアセンブリおよび関連部品により導入される波形歪を特徴付けるために使用され得る一方法は、経路毎に送信され反射された波形を時間領域で測定する工程と、経路の散乱行列モデルの測定された波形相互結合係数および散乱パラメータ（Ｓパラメータ）から判断する工程とを含む。例えば、リレーマトリクスアセンブリ２００のＳパラメータは、リレーマトリクスアセンブリ２００に対してなされた時間領域測定から判断され得る。次に、散乱パラメータは例えば、リレーマトリクスアセンブリにより導入される波形歪を相殺する数値計算に使用され得る。Ｓパラメータは、組み合わせられた部品の歪みが相殺され得るようにいくつかの部品に対してカスケード化され得る。例えば、リレーマトリクスアセンブリのＳパラメータと信号解析器へのケーブル布線のＳパラメータはカスケード化され得る。使用されればインターポーザ１３６と変換器１３８とにより導入される波形歪を相殺するために同様な工程が使用され得る。

別の方法は、経路の周波数領域応答を判断し、この周波数領域応答からＳパラメータを計算するためにベクトルネットワークアナライザ（ＶＮＡ）を使用する工程を含む。いくつかの実施形態では、位相および振幅補正が、経路の周波数領域応答に基づき測定信号へ適用され得る。

本発明者は、時間領域測定（例えば時間領域反射（ＴＤＲ：ｔｉｍｅ ｄｏｍａｉｎ ｒｅｆｌｅｃｔｉｏｎ）波形と時間領域スルー（ＴＤＴ：ｔｉｍｅ ｄｏｍａｉｎ ｔｈｒｏｕｇｈ）波形）が測定波形用のより高いサンプリング速度を提供し得るということを発見し、本システム内の様々な部品（リレーマトリクスアセンブリを通る経路を含む）のＳパラメータを計算するために時間領域信号を使用した。

図６Ａと図６Ｂは、信号経路内の一以上の部品の影響を、Ｓパラメータを使用して表すために使用され得る散乱行列モデルの単に一例を描写する。例えば、描写された散乱行列モデルは、リレーマトリクスアセンブリ２００を通る各経路を、Ｓパラメータを使用して表すために使用され得る。リレーマトリクスアセンブリと信号解析器とリレーマトリクスアセンブリに関連する他の部品との間のケーブル布線は散乱行列モデルにより同様に表され得る。

散乱行列モデルは図６Ａに描写される順モデルと図６Ｂに描写される逆モデルとを含み得る。リレーマトリクスアセンブリを通る経路と、リレーマトリクスアセンブリと共に使用されるがＤＵＴを試験するためには使用されない関連部品とを表し得る部品６１０の散乱パラメータは、前方散乱パラメータＳ_２１、前方反射パラメータＳ_１１、後方散乱パラメータＳ_１２、および後方反射パラメータＳ_２２を含む。散乱行列モデルは、部品のノード間の信号結合の量を表す一以上の結合または相互結合項を含み得る。図６Ａと図６Ｂに描写される散乱行列モデルのＳパラメータの値は、時間領域内でなされ得る一組の測定（時に、短絡、開放、負荷、およびスルー（ＳＯＬＴ：ｓｈｏｒｔ，ｏｐｅｎ，ｌｏａｄ，ａｎｄ ｔｈｒｏｕｇｈ）測定と呼ばれる）から導出され得る。代替的に、ＳパラメータはＶＮＡを使用して周波数領域内で判断され得る。しかし、本発明者は、リレーマトリクスアセンブリ２００を通る各経路のモデルのＳパラメータを計算するためにＴＤＲおよびＴＤＴ波形測定を使用した。

リレーマトリクスアセンブリおよび関連ケーブル布線、または他の部品により導入される歪みを特徴付けるパラメータがどのように判断されるかにかかわらず、これらのパラメータはテスターの較正において適用され得る。したがって、リレーマトリクスアセンブリと信号解析器とによりテスターチャンネルを較正する工程はいくつかの較正工程を必要し得る。最初に、信号解析器４２０およびケーブル布線４１０は、「短絡、開放、負荷、スルー接続」準拠部品を使用して較正され得る。この工程は、図６Ａおよび図６Ｂに描写されるモデル内の様々な相互結合項（ｃ_ｉｊ）を判断し得る。較正工程は、相互結合項が信号解析器に対して判断され得るように被試験デバイス６０１（リレーマトリクスアセンブリおよび関連部品を通る経路であり得る）を「短絡、開放またはスルー接続」で置換する工程を含み得る。これらの相互結合項が判断されると、デバイス６０１は設置され得、Ｓパラメータは同信号解析器を使用して判断され得る。いくつかの実施形態によると、リレーマトリクスアセンブリ２００がデバイスとして設置されると、リレーマトリクスアセンブリを通る各経路をプロービングする（例えば、テスターを較正する際にテスターチャンネルへ接続するだろう各入力におけるリレーマトリクスアセンブリへ試験信号を印加する）ためにロボットプローブが使用され得る。しかし、リレーマトリクスアセンブリ上の測定はテスターが較正されるより少ない頻度で発生し得、マニュアル測定を場合によっては含む様々な測定技術が、リレーマトリクスアセンブリ内の歪みを特徴付けるパラメータを判断するために使用され得るということを理解すべきである。

図７Ａは、プロトタイプリレーマトリクスアセンブリを通る経路のオシロスコープにおいて測定された測定ＴＤＴおよびＴＤＲ波形７０４、７０８の例を描写し、また、測定波形を得るために使用されたオシロスコープおよびケーブル布線により導入される歪みを除去するために処理された補正波形７０２、７０６を描写する。測定波形は、マトリクスアセンブリを通る選択経路からのＴＤＴ波形７０４と同経路から反射されたＴＤＲ波形７０８とを含み、両波形は信号解析器に対する関連相互接続による歪みを含む。オシロスコープとオシロスコープへの相互配線とにより導入される歪みの影響はまた、例えば既に測定されたＳパラメータを使用することにより補正波形７０２、７０６を生成するために測定波形から除去され得る。オシロスコープ歪みは、利得および時間遅延、時間ベースのドリフト、および消失時間ステップを含み得る。消失時間ステップに関しては、関連消失データ点を埋めるために補間が使用され得る。

図７Ａは収集されたデータをグラフィック的に示すということを理解すべきである。いくつかの実施形態では、パラメータは基礎をなすデータのコンピュータ化処理により導出され得る。したがって、補正波形７０２、７０６が得られると、これらは、測定できたときに補正波形を使用することによりテスターチャンネルの較正値を計算するためにプロセッサへ供給され得る。補記は、ＴＤＲおよびＴＤＴの波形から結合項（ｃ_ｉｊ）およびＳパラメータを計算するためにいくつかの実施形態においてこのようなプロセッサにより実行され得るＭａｔＬａｂの例示的部分を提供する。リレーマトリクスアセンブリの選択されたスルーチャネルの結果周波数依存Ｓ_２１パラメータは次に、リレーマトリクスアセンブリへの入力波形を判断するために使用され得る。例えば、周波数領域では、入力波形Ｗ_ｉ（ｆ）は次式から判断され得る。

ここで、Ｗ_ｍ（ｆ）は、解析器および相互配線により導入される任意の歪みに対して補正されたスルーチャネルからの測定波形である。時間領域では、入力波形Ｗ_ｉ（ｔ）はまた、測定された時間領域波形からのスルーチャネルの時間依存Ｓ_２１パラメータの逆畳み込みから見出され得る。

図７Ｂのグラフは、いくつかの実施形態による、ＴＤＲおよびＴＤＴ測定結果から、プロトタイプリレーマトリクスアセンブリ２００を通る選択経路に対して計算された周波数依存Ｓ_２１パラメータ７１０を描写する。またグラフにプロットされるのは、クリップされたＳ_２１パラメータの逆パラメータ７２０である。逆Ｓ_２１パラメータはＳ’_２１ ^−１で表され得る。この逆パラメータはＷ_ｉ（ｆ）を計算するために上式において（１／Ｓ_２１の代わりに）使用され得る。

当該技術分野で周知のように、各Ｓパラメータは周波数の関数であり得、Ｓパラメータの値は異なる周波数において異なる。本発明者は、高周波数では、測定されたＳパラメータの値は、低周波数の場合より、雑音および他の測定アーチファクトによりより強く影響されるということを発見した。この結果、それらの測定アーチファクトの影響は、リレーマトリクスアセンブリおよび関連部品の実際の構造の影響と比較して、高周波数において比例的に大きくなる。したがって、Ｓパラメータは「クリップされ」得、高周波数でのＳパラメータの一以上の値は低周波数においてなされる測定結果から導出される。クリッピングを実施する１つのこのようなやり方は、閾値周波数より高いすべての周波数におけるＳパラメータの値を当該閾値周波数におけるＳパラメータの値に設定することである。閾値周波数は予め判断され得るまたは動的に判断され得る。

いくつかの実施形態では、周波数依存Ｓ_２１パラメータ７１０は、高周波数におけるＳ_２１パラメータ内に存在する雑音の有害な影響を低減するために、平坦応答７１２へクリップされ得る。高周波雑音は補償された波形内にスプリアス歪を導入し得、高周波においてＳ_２１，_ｒｍａパラメータをクリップすることは、例えば振幅の理想的減少と比較して結果波形に著しく影響を与えないということが分かった。いくつかの実施形態では、Ｓ_２１パラメータ７２０がクリップされる変曲点は選択された減衰値において存在し得る。例えば、クリッピングは、振幅応答がいくつかの実施形態では１０倍だけ、いくつかの実施形態では５倍だけ、またはいくつかの実施形態では２倍だけ低下した場合に開始し得る。いくつかの実施形態では、クリッピングは、いくつかの実施形態では約３ＧＨｚまたはいくつかの実施形態では約８ＧＨｚなど選択された周波数で開始し得る。適用されるクリップ値および周波数は生データ値よりむしろ平滑化された曲線に基づき得るということを理解すべきである。

リレーマトリクスアセンブリおよび任意の関連部品を特徴付けるパラメータが判断されると、これらは当該リレーマトリクスアセンブリを使用してテスターを較正する際に適用され得る。図７Ｃは、商用試験システムのテスターチャンネルを横断する高速信号およびテスターへ取り付けられたプロトタイプリレーマトリクスアセンブリを通る選択経路を横断する高速信号の測定および補償からの結果を描写する。リレーマトリクスアセンブリは、モジュールを通る６４個の選択可能経路を提供するように構成された１５個のＭＥＭＳベース６×１リレーを有するリレーマトリクスモジュール２１０を含む。信号はリレーマトリクスアセンブリの出力においてオシロスコープにより測定され、リレーマトリクスアセンブリを通る経路のＳパラメータは上述のように１２項散乱行列モデルを使用して計算された。

図７Ｃのプロットは、複数のトレースを含み、テスター１１０のテスターチャンネルにおける立ち上がりエッジ階段波形から生じる測定された立ち上り階段波形７３５を含む。プロットはまた、テスターの試験チャネルへ印加される立ち下りエッジ階段波形の印加から生じる測定された立ち下り階段波形７３７を含む。較正のためだけに使用されるリレーマトリクスアセンブリおよび関連部品に関して計算されたＳパラメータに基づき補正を波形へ適用した後、測定された信号は、リレーマトリクスアセンブリを通る選択経路および他の較正機器により導入される歪みを補償するために調整され、補正された立ち上りエッジおよび立ち下りエッジ波形を生成した。補正された立ち上りエッジ波形７４０もまた試験チャネルのグラフ内にプロットされる。この波形は、テスターインターフェースにおけるテスターチャンネルの出力コンタクトにおける波形を代表する数値的に補正された波形（測定波形７３５から導出される）である。

いくつかの実施形態によると、補正された立ち上りエッジ波形７４０は、試験チャネルにより導入される歪みを判断するとともに当該チャネルの較正パラメータ（例えばＳパラメータ）を計算するために使用され得る。例えば、波形７４０は、テスターチャンネルにより導入される歪みまたは波形の所望仕様を判断するために基準波形と比較され得る。この比較は、波形を計器仕様内にするのに必要な較正パラメータを判断するために使用され得る。代替的または追加的に、波形７４０は試験チャネルを品質認定または検証するために使用され得る。

図７Ｃはまた、測定された試験チャネル波形７３０のプロットを含む。この波形は、従来のロボットプローブ技術を使用することにより測定され、ロボットプローブ、ケーブル布線および信号解析器により導入される歪みについて補正された。以上のように、従来技術により得られる波形７３０は、リレーマトリクスアセンブリを用いて得られる補正された試験チャネル波形７４０にほぼ等しく、リレーマトリクスアセンブリに起因する歪みが補正された。したがって、リレーマトリクスアセンブリは、個々の試験チャネルの時間のかかる直列的なロボットプロービング無しにテスターからの試験チャネル信号を正確に測定し特徴付けるために使用され得る。数値的補正が、テスターチャンネルコンタクトから試験チャネル波形を正確に再構築するために、リレーマトリクスアセンブリにより測定された波形へ適用され得る。

いくつかの実施形態では、リレーマトリクスアセンブリおよび関連部品を反映する較正パラメータは、リレーマトリクスアセンブリが使用される前に、リレーマトリクスアセンブリが製造される工場または他のサービスエリアにおいて判断され得る。判断されたパラメータは、リレーマトリクスアセンブリの寿命を通してまたは一定期間の間使用され得る。しかし、リレーマトリクスアセンブリのＳパラメータは、エージングまたは温度効果により時間と共に変化またはドリフトし得る。いくつかの実施形態では、リレーマトリクスのＳパラメータは、定期的に再測定されてもよいし、各使用に先立って再測定されてもよい。

図８は、いくつかの実施形態による、リレーマトリクスアセンブリ２００と組み合わせて実施され得るＡＴＥの試験チャネルを較正する方法８００を描写する。図８の方法を行うに先立って、リレーマトリクスアセンブリ（任意の関連部品も含む）のＳパラメータは、テスター較正中に測定される信号を処理するコンピュータデバイスが使用するために、判断され格納され得る。

較正は複数のテスターチャンネルに対し行われ得る。したがって、本方法は、ＡＴＥの試験チャネルのグループまたは複数の試験チャネルのテスターチャネルカウンタｉが１に設定される工程８０２で開始し得る。方法８００は、リレーマトリクスアセンブリを使用することにより、選択された試験チャネルＣ_ｉを信号解析器４２０へ接続する工程（８０５）を含み得る。接続する工程８０５は、試験チャネルＣ_ｉを信号解析器へ接続するためにリレーマトリクスアセンブリを通る特定経路を選択するためにリレーマトリクスモジュールの一以上のＭＥＭリレーを活性化させる工程を含み得る。

本方法はさらに、試験チャネルＣ_ｉから信号解析器において波形を受信する工程（８１０）を含み得る。次に、受信された波形は、試験チャネルから出力波形を判断する（８１５）ために処理され得る。この工程は、例えばリレーマトリクスアセンブリにより導入される歪みとテスターインターフェース１３１と信号解析器４２０間の任意の相互配線（較正に使用されＤＵＴを測定するために使用されない）により導入される歪みを除去する工程を含み得る。いくつかの実施形態では、出力波形を判断する工程８１５は、リレーマトリクスアセンブリに対して判断されたＳパラメータ値を使用して、受信された波形を補正する工程を含み得る。

リレーマトリクスアセンブリによる歪み無しにテスターチャンネルにより供給されるものを表す波形を計算するために任意の好適な技術が使用され得る。Ｓパラメータは例えば周波数領域伝達関数として表現され得、計算は伝達関数の逆のものを測定信号へ適用することを伴い得る。他の実施形態では、計算は、リレーマトリクスアセンブリの歪みをインパルス応答として表し、測定信号をリレーマトリクスアセンブリおよび関連較正部品のインパルス応答により逆畳み込みすることにより、時間領域において行われ得る。

テスターチャンネルＣ_ｉにおける波形を算出するために使用される特定計算技術にかかわらず、計算された波形は、当該技術分野で知られた技術を使用することによりテスターチャンネルＣ_ｉの較正パラメータを判断するために使用され得る。いくつかの実施形態によると、方法８００は、テスターチャンネルＣ_ｉの１つまたは複数の較正パラメータを計算する工程８２０を含み得る。代替的または追加的に、チャネルが仕様を満たすかどうかなどの波形忠実度属性が判断され得る。

較正パラメータは被試験デバイスの試験中に使用され得る。いくつかの実施形態では、テスターチャンネルの較正パラメータは、補正された波形を導出するために測定波形に対し行われる計算の一部として適用され得る。このような計算は、リレーマトリクス内で歪められた後波形に対しなされる測定からテスターチャンネルにおける波形を算出する上述のような技術を使用することを含む任意の好適なやり方で行われ得る。

しかし、いくつかの実施形態では、テスターは、一旦較正されると、複数のＤＵＴをできるだけ迅速に試験するために使用されることになる。したがって、較正パラメータに基づきテスターチャンネルを調整することでより速い試験となる。較正を行うようにプログラムされ得る回路をテスターが含むことは既知であり、いくつかの実施形態では、較正パラメータはテスターの動作を修正するために使用され得る。これらの実施形態では、本方法は試験チャネルＣ_ｉにおける信号を修正する工程（８３０）を含み得る。いくつかの実施形態では、試験チャネルにおいて信号を修正する工程は試験チャネルの信号ドライバおよび／または信号フィルタを調整する工程を含み得る。修正工程は、試験チャネルの信号遅延、波形形状、および／または信号レベルを調整する工程を含み得る。

図８に示されるテスター較正はテスターの寿命を通して繰り返され得る。較正は、毎日、各製造シフトの開始時に、または他の時間間隔で行われる可能性がある。代替的に、較正方法は、テスターが特定スタイルのＤＵＴを試験するように構成されたとき、または他のトリガ事象に応答して、行われ得る。しかし、いくつかの実施形態では、試験チャネルに対して計算された較正パラメータは、複数回使用されてもよいしその後の使用のために格納されてもよい。

本方法はさらに、複数の試験チャネルの最後のチャネルが較正されたかどうかを判断する工程８４０を含み得る。最後のチャネルが較正されれば、較正工程は終了し得る（８１０）。最後のチャネルが較正されれば、試験チャネルカウンタはインクリメントされ得、方法８００は、次の試験チャネルを信号解析器へ接続する工程（８０５）へ戻る。本工程はＡＴＥのすべてのチャネルが較正されるまでルーピングし得る。

いくつかの実施形態では、コントローラ４３０、信号解析器４２０、および／またはテスター１１０は、少なくとも１つのプロセッサと；少なくとも１つのプロセッサに、本方法工程と、本明細書に記載のリレーマトリクスアセンブリ（関連部品を含む）のパラメータおよびＡＴＥの試験チャネルを較正するための較正パラメータを判断することに関連する機能とを実行させるようにする機械可読命令を格納および実行するのに好適な関連ハードウェア部品と；を含み得る。これらの動作は、同時にまたは別個の時間および別個の場所において行われ得る。これらの動作は一緒に説明されるが、これらの動作が同時に、同じ頻度で、または同じ機器により行われるのは必要要件ではないということを理解すべきである。

それにもかかわらず、同様な機器が信号を測定するために、計算するために、そしていくつかの実施形態ではリレーマトリクスアセンブリとテスターチャンネルの両方の較正パラメータを適用するために使用され得る。したがって、好適な処理システムの一例は、任意の部品の較正パラメータを導出するために使用されるシステムの一例として働き得る。いくつかの実施形態による処理システム９００の一例が図９に描写される。いくつかの実施形態によると、処理システムは、ＡＴＥおよび較正システムの１つまたは複数の部品の動作を管理するために少なくとも１つのプロセッサに対し行われるメモリ内に格納された機械可読命令を含み得る。

一例として、処理システム９００は少なくとも１つのプロセッサ９１０ａ、９１０ｂおよび関連ハードウェアを含み得る。少なくとも１つのプロセッサは、デバイスを操作するためのユーザ相互作用を制御し提供するように構成され得る。少なくとも１つのプロセッサはメモリデバイス９２０ａ、９２０ｂと組み合わせて使用され得る。メモリは任意のタイプおよび形式のＲＡＭタイプメモリデバイスおよびＲＯＭタイプメモリデバイスを含み得る。メモリデバイスは、少なくとも１つのプロセッサに機械可読命令により定義された機能を特に行わせるために少なくとも１つのプロセッサへロードされ同プロセッサにより実行され得る機械可読命令を格納し得る。動作中、オペレーティングシステムが少なくとも１つのプロセッサ上で実行され、計器のユーザ相互作用および操作（複数のソフトウェアアプリケーションおよび／またはプログラムを処理システム上で走らせることを含み得る）を提供し得る。

いくつかの実施形態によると、プロセッサ９１０ａ、９１０ｂは、任意のタイプおよび形式のデータ処理デバイス（例えばマイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）および少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）のうちの任意の１つまたはその組み合わせ）を含み得る。いくつかの実施形態のシステム内には２つ以上のプロセッサ（例えばデュアルコアまたはマルチコアプロセッサ、または少なくとも１つの制御プロセッサと通信する複数プロセッサ）が存在し得る。いくつかの実施形態では、処理システム内にシングルプロセッサが存在し得る。

処理システム９００を含む計器はさらに、ディスプレイ９４０（例えば、ビデオモニタ、ＬＣＤディスプレイ、プラズマディスプレイ、英数字ディスプレイ、ＬＥＤ表示器などのうちの任意の１つまたはその組み合わせを含む）を含み得る。いくつかの実施形態では、計器はさらに、一以上の入出力デバイス９６０（例えばキーボード、タッチパッド、ボタン、スイッチ、タッチスクリーン、マイクロホン、スピーカ、プリンタ）、および通信装置９３０（例えばネットワークソフトウェア、ネットワーキングカードまたはボード、無線送受信器、および／または物理的ソケット）を含み得る。計器はデバイスドライバ（例えば一以上のプロセッサ上で実行されるとともに、プロセッサにシステム部品と通信しそれを制御させるように特に設計されたソフトウェアモジュール）を含み得る。いくつかの実施形態では、処理システムは、選択された出力データ送信を暗号化し入力暗号化データ送信を解読するために使用され得る暗号化／復号化ハードウェアおよび／またはソフトウェア９７０を含み得る。処理システムが配置される計器の部品は、データを運ぶバス９０５上で通信し、部品間の信号を制御し得る。バスは、図９に示さない他の部品を含むためにシステムを拡張し得る。

本明細書に記載の技術は、少なくとも１つの例が提供された方法として具現化され得る。方法の一部として行われる動作は任意の好適なやり方で順序付けられ得る。したがって、例示的実施形態において連続動作として示されたとしても、示されたものとは異なる順序で動作が行われる実施形態であっていくつかの動作を同時に行うことを含み得る実施形態が構築され得る。加えて、方法は、いくつかの実施形態で示されたものよりより多くの行為を含み得、他の実施形態では示されたものより少ない行為を含み得る。

実施形態は、主として単一リレーマトリクスモジュール２１０の行為の観点で主に説明された。いくつかの実施形態では２つ以上のリレーマトリクスモジュールが並列で動作され得るということが理解されることになる。例えば、２つ以上のチャネルが一度に較正されるように、複数の試験チャネルからの信号がテスターから受信され同時に処理され得る。いくつかの実施形態では、信号解析器が２つ以上の信号を一度に受信するように構成されてもよいし、複数の信号解析器が使用されてもよい。

用語「ほぼ」または「約」は、いくつかの実施形態では目標値の±５％内、いくつかの実施形態では目標値の±１０％内、いくつかの実施形態では目標値の±２０％内、さらにいくつかの実施形態では目標値の±３０％内の値を参照するために本明細書では使用され得る。少なくとも３桁の大きさにまたがる大きな範囲に関わる場合、これらの用語は２倍の範囲内または１桁の大きさ範囲内を意味するように使用され得る。

本発明の少なくとも１つの例示的実施形態をこのように説明したので、様々な代替、修正、そして改良が当業者には容易に想起されることになる。このような代替、修正、および改良は本発明の精神および範囲内に入るように意図されている。したがって、これまで述べた説明は単に一例であり、制限するように意図されていない。本発明は、以下の特許請求の範囲およびその等価物において定義されたものとしてだけ制限される。

補記
この章は、リレーマトリクスアセンブリを通る経路など試験システムの部品のＳパラメータを計算するために使用され得るＭａｔＬａｂを使用して書かれたコンピューターコードからの抜粋を含む。これらの計算は１２項散乱行列モデルに基づく。いくつかの実施形態では他の散乱行列モデルの他の計算が使用され得る。

以下の表記は、上記計算に使用され図６Ａおよび図６Ｂに関連して説明された１２項散乱行列モデルに関する。

Claims (20)

1. 自動試験機の複数のテスターチャンネルを較正する方法であって、
   リレーマトリクスアセンブリの入力を前記複数の試験チャネルの複数のテスターチャンネルコンタクトに接続することであって、前記リレーマトリクスアセンブリは、前記リレーマトリクスアセンブリの前記入力と前記リレーマトリクスアセンブリの出力との間の複数の経路を形成するように構成された複数のマイクロエレクトロメカニカル（ＭＥＭ）リレーを含むことと、
   前記複数の試験チャネルのテスターチャンネルを、前記リレーマトリクスアセンブリの前記出力に結合された較正計器へ連続的に接続するべく、前記複数のＭＥＭリレーのうちの一部のＭＥＭリレーを連続的に作動させることと
   を含む方法。
2. 前記出力コネクタにおける第１の波形を前記較正計器により測定することであって、前記波形は第１のテスターチャンネルから前記複数の経路のうちの第１の経路を通ることと、前記第１の経路の測定パラメータに基づいて前記第１の波形を調整することと
   をさらに含む請求項１の方法。
3. 前記調整された波形に基づいて前記第１のチャネルの較正パラメータを計算することをさらに含む請求項２の方法。
4. 前記第１の経路の測定パラメータに基づき前記第１の波形を調整する工程は、前記第１の経路の測定パラメータに基づき較正パラメータを得るために前記リレーマトリクスアセンブリの既に導出された較正パラメータを格納するコンピュータデバイスへネットワーク上でアクセスする工程を含む請求項２の方法。
5. 前記第１のテスターチャンネルを接続するために前記ＭＥＭリレーを活性化する工程は約０．１ｍｓ未満で行われる請求項１の方法。
6. 前記リレーマトリクスアセンブリを前記複数のテスターチャンネルコンタクトへ接続する前記工程は、前記テスターチャンネルコンタクトのうちの少なくとも第１の複数のテスターチャンネルコンタクトを前記リレーマトリクスアセンブリの第２の複数の入力コンタクトへ物理的に接触する工程を含む請求項１の方法。
7. 前記複数のテスターチャンネルコンタクトへの接続は３２コンタクト／平方インチを越えるコンタクト密度を有する少なくとも１つの領域内に配置される請求項６の方法。
8. リレーマトリクスアセンブリの入力と前記リレーマトリクスアセンブリの出力との間に複数の経路を形成するように構成された複数のマイクロエレクトロメカニカル（ＭＥＭ）リレーを含むリレーマトリクスアセンブリにより自動試験機の複数のテスターチャンネルを較正する方法であって、
   前記複数の経路内の信号歪を測定することと、
   前記測定された信号歪みに基づいて前記複数の経路のそれぞれの経路の較正パラメータを計算することと、
   前記計算された較正パラメータをコンピュータ可能媒体内に格納することと
   を含む方法。
9. 前記較正パラメータを計算することは、前記複数の経路のそれぞれの経路の伝達関数を判断することを含む請求項７の方法。
10. 信号歪を測定する工程は、前記複数の経路のＳパラメータを測定することを含む請求項８の方法。
11. 較正パラメータを計算することは、少なくとも１つのクリップされたＳパラメータに基づいて較正パラメータを計算することを含む請求項１０の方法。
12. 前記少なくとも１つのクリップされたＳパラメータは、閾値周波数より高い一定値を割り当てられたＳ_２１パラメータを含む請求項１１の方法。
13. 較正パラメータを計算することは、前記少なくとも１つのクリップされたＳパラメータから逆伝達関数を計算することを含む請求項１２の方法。
14. 前記リレーマトリクスアセンブリはＭ×ＮのＭＥＭスイッチを含み、
    Ｍは１を越える整数であり、Ｎは１以上の整数である請求項８の方法。
15. 自動試験システムの複数のテスターチャンネルを較正するためのリレーマトリクスアセンブリであって、
    プリント回路基板と、
    複数のマイクロエレクトロメカニカル（ＭＥＭ）リレーを有する複数のリレーマトリクスモジュールと
    を含み、
    前記複数のリレーマトリクスモジュールは、プリント回路基板上に配置されて前記リレーマトリクスアセンブリのＭ入力コンタクトのうちの任意の１つの入力コンタクトと前記リレーマトリクスアセンブリのＮ出力コンタクトのうちの任意の１つの出力コンタクトとの間の接続を可能にするように構成され、
    前記リレーマトリクスモジュールは、前記プリント回路基板上のコンタクトへ接続される入力を有し、
    前記プリント回路基板上のコンタクトは、６４コンタクト／平方インチを越えるコンタクト密度を有する複数の局所領域内に配置され、
    前記リレーマトリクスモジュールは、前記リレーマトリクスモジュールの少なくとも２つのリレーマトリクスモジュールの入力が前記局所領域のそれぞれの領域内の前記プリント回路基板上のコンタクトに接続されるように、前記プリント回路基板に搭載されるリレーマトリクスアセンブリ。
16. 前記局所領域のそれぞれの局所領域内の前記プリント回路基板上のコンタクトに接続される前記リレーマトリクスモジュールの前記少なくとも２つのリレーマトリクスモジュールの一部が、前記局所領域と重なる請求項１５のリレーマトリクスアセンブリ。
17. 前記Ｍ入力コンタクトの密度は、複数の局所領域内で３２／平方インチを越える請求項１５のリレーマトリクスアセンブリ。
18. 前記ＭＥＭリレーはそれぞれが０．１ｍｓ未満のスイチッング時間を有する請求項１５のリレーマトリクスアセンブリ。
19. ＭＥＭリレーの選択的活性化により形成される前記リレーマトリクスアセンブリを通る複数の経路の数値的較正パラメータを格納するコンピュータ可読媒体をさらに含み、
    前記較正パラメータは、前記複数の経路の１つの経路を通る波形に適用されると、前記経路により導入される波形歪を補償する請求項１５のリレーマトリクスアセンブリ。
20. 前記プリント回路基板は、１０Ｇｂ／ｓを越えるデータ速度でデジタル信号を送信するように構成された高速プリント回路基板を含む請求項１５のリレーマトリクスアセンブリ。

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