JPS6315179A - Lsiテスタのタイミングスキユ−調整方法 - Google Patents
Lsiテスタのタイミングスキユ−調整方法Info
- Publication number
- JPS6315179A JPS6315179A JP61158523A JP15852386A JPS6315179A JP S6315179 A JPS6315179 A JP S6315179A JP 61158523 A JP61158523 A JP 61158523A JP 15852386 A JP15852386 A JP 15852386A JP S6315179 A JPS6315179 A JP S6315179A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- lsi tester
- skew
- standard driver
- timing skew
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、LSIテスタにおけるタイミングスキュー調
整方法に関し、特に標準ドライバよシ出力する信号波形
をLSIテスタ内部の複数のコンパレータに加えてその
LSIテスタのタイミングスキュー調整を行なう方法に
関するものである。
整方法に関し、特に標準ドライバよシ出力する信号波形
をLSIテスタ内部の複数のコンパレータに加えてその
LSIテスタのタイミングスキュー調整を行なう方法に
関するものである。
従来、この種のスキュー調整法としては第3図に示すも
のがある。これは、第3図に示すよりに標準ドライバ1
とLSIテスタ本体2と、該テスタ本体2内の複数のピ
ン41〜4nにそれぞれ接続された複数のコンパレータ
31〜3nと、これら標準ドライバ1と各ピン41〜4
nとを選択的につなぐ多数の切シ換えリレー1011〜
10mn (m、 n:任意の整数)からなるスイッチ
ング回路10を具備する。そして、標準ドライバ1よ多
発生した信号波形を、スイッチング回路10の各リレー
1011〜1Qmnのうちできるだけ少ないリレー数を
経由して目的のピン41〜4nに接続するとともに、標
準ドライバ1の信号波形を鈍らでない工夫をして、1ピ
ン毎に各リレー1011〜1Qmnで切換えることによ
fi、LSIテスタ本体2の内部の各コンパレータ3l
−3nのタイミングスキュー調整を行うものとなってい
る。
のがある。これは、第3図に示すよりに標準ドライバ1
とLSIテスタ本体2と、該テスタ本体2内の複数のピ
ン41〜4nにそれぞれ接続された複数のコンパレータ
31〜3nと、これら標準ドライバ1と各ピン41〜4
nとを選択的につなぐ多数の切シ換えリレー1011〜
10mn (m、 n:任意の整数)からなるスイッチ
ング回路10を具備する。そして、標準ドライバ1よ多
発生した信号波形を、スイッチング回路10の各リレー
1011〜1Qmnのうちできるだけ少ないリレー数を
経由して目的のピン41〜4nに接続するとともに、標
準ドライバ1の信号波形を鈍らでない工夫をして、1ピ
ン毎に各リレー1011〜1Qmnで切換えることによ
fi、LSIテスタ本体2の内部の各コンパレータ3l
−3nのタイミングスキュー調整を行うものとなってい
る。
しかし、従来のスキュー調整は以上のよりな方法で行っ
ているので、ピン数が多くなれば、それだけ調整時間も
かかる。また、リレーで切換えているので、リレーの接
触抵抗のばらつきやリレーの内部線長の違いなどによシ
、各ピンのコンパレータ間の精度がばらつき、?らにリ
レーの故障の虞れもあった。
ているので、ピン数が多くなれば、それだけ調整時間も
かかる。また、リレーで切換えているので、リレーの接
触抵抗のばらつきやリレーの内部線長の違いなどによシ
、各ピンのコンパレータ間の精度がばらつき、?らにリ
レーの故障の虞れもあった。
本発明は上記のよりな問題点を解消するためになされた
もので、その目的は、スキュー調整を早くでき、しかも
各ピンのコンパレータ間のばらつきを除去できるLSI
テスタのタイミングスキュー調整方法を提供することに
ある。
もので、その目的は、スキュー調整を早くでき、しかも
各ピンのコンパレータ間のばらつきを除去できるLSI
テスタのタイミングスキュー調整方法を提供することに
ある。
本発明に係るLSIテスタのスキュー調整方法は、標準
のドライバよ)発生する信号波形をLSIテスタ内部の
複数のコンパレータに加えてそのLSIテスタのタイミ
ングスキュー調整を行なう方法において、前記ドライバ
から前記各コンパレータとそれぞれ対応する複数のピン
までの配線を放射状にし、かつその配線長を等長にして
なるタイミングスキューボードを備え、前記ドライバの
信号波形を前記スキューボードを介して前記複数のピン
に同時に付与するよりにしたものである。
のドライバよ)発生する信号波形をLSIテスタ内部の
複数のコンパレータに加えてそのLSIテスタのタイミ
ングスキュー調整を行なう方法において、前記ドライバ
から前記各コンパレータとそれぞれ対応する複数のピン
までの配線を放射状にし、かつその配線長を等長にして
なるタイミングスキューボードを備え、前記ドライバの
信号波形を前記スキューボードを介して前記複数のピン
に同時に付与するよりにしたものである。
本発明におけるスキュー調整方法は、リレーを用いるこ
となく、標準ドライバの信号波形を全てのピンに接続さ
せることによシ、全ピンに同じ波形を同時に与えること
ができる。
となく、標準ドライバの信号波形を全てのピンに接続さ
せることによシ、全ピンに同じ波形を同時に与えること
ができる。
以下、本発明を図面に示す実施例に基づいて説明する。
第1図は本発明の一実施例によるスキュー調整方法を示
す概略図でおる。この実施例では、外部回路のドライバ
としてドライブ能力の高い標準ドライバ1を用い、この
標準ドライバ1からLSIテスタ本体2内の各コンパレ
ータ31〜3nとそれぞれ接続された複数のピン41〜
4nまでの配線51〜5nを放射状にし、かつその配線
長を等長にして構成されたタイミングスキューボード5
を設け、標準ドライバ1かも出力する信号波形を、前記
スキューボード5を介して複数のピン41〜4nに同時
に付与するよりに構成されている。な・お、図中、同一
符号は同一または和尚部分を示している0 しかして、上記実施例の構成によると、標準ドライバ1
にで作夛出される信号波形は、上記スキューボード5の
配7851〜5nを通してLSIテスタ本体2のピン4
1〜4nに付与されるとともに、そのテスタ本体2内部
のコンパレータ31〜3nに接続される。このとき、コ
ンパレータ31〜3nは各ピン41〜4nにそれぞれ対
応して1つ設けであるので、標準ドライバ1の信号波形
は各ピン41〜4nのコンパレータ31〜3nへ並列に
接続される。
す概略図でおる。この実施例では、外部回路のドライバ
としてドライブ能力の高い標準ドライバ1を用い、この
標準ドライバ1からLSIテスタ本体2内の各コンパレ
ータ31〜3nとそれぞれ接続された複数のピン41〜
4nまでの配線51〜5nを放射状にし、かつその配線
長を等長にして構成されたタイミングスキューボード5
を設け、標準ドライバ1かも出力する信号波形を、前記
スキューボード5を介して複数のピン41〜4nに同時
に付与するよりに構成されている。な・お、図中、同一
符号は同一または和尚部分を示している0 しかして、上記実施例の構成によると、標準ドライバ1
にで作夛出される信号波形は、上記スキューボード5の
配7851〜5nを通してLSIテスタ本体2のピン4
1〜4nに付与されるとともに、そのテスタ本体2内部
のコンパレータ31〜3nに接続される。このとき、コ
ンパレータ31〜3nは各ピン41〜4nにそれぞれ対
応して1つ設けであるので、標準ドライバ1の信号波形
は各ピン41〜4nのコンパレータ31〜3nへ並列に
接続される。
これによシ、各ピン41〜4n全てのスキュー調整が標
準ドライバ1からの信号波形によシ行われることとなる
。従って、この実施例によれば、スキュー調整時間が早
くなυ、また、従来のよりに、リレーを切)換える必要
もないため、多ピンになってもスキュー調整時間がほと
んど変わらない。
準ドライバ1からの信号波形によシ行われることとなる
。従って、この実施例によれば、スキュー調整時間が早
くなυ、また、従来のよりに、リレーを切)換える必要
もないため、多ピンになってもスキュー調整時間がほと
んど変わらない。
さらに、リレーを使わないために、リレーによるばらつ
きが々く、各ピンのコンパレータ31〜3n間の精度の
ばらつきを少な(シ、シかもリレーによる故障を解消す
ることもできる。
きが々く、各ピンのコンパレータ31〜3n間の精度の
ばらつきを少な(シ、シかもリレーによる故障を解消す
ることもできる。
なお、上記実施例では、ドライブ能力の高い標準ドライ
バ1を使用したが、ピン数が多くなシ、ドライブ能力が
不足する時は、第2図に示すよりに、複数の標準ドライ
バ11〜jx(x:任意の勢数)を並列に接続すること
によシ、ドライブ能力を高める方法でも同様な効果が得
られる。
バ1を使用したが、ピン数が多くなシ、ドライブ能力が
不足する時は、第2図に示すよりに、複数の標準ドライ
バ11〜jx(x:任意の勢数)を並列に接続すること
によシ、ドライブ能力を高める方法でも同様な効果が得
られる。
〔発明の効果〕
以上のよりに、本発明によるときは、ドライブ能力の高
い銀準ドライバを用い、この標準ドライバの信号波形を
LSIテスタ本体の全てのピンに同時に接続式せること
によシ、全ピンに同じ信号波形を同時に付与できるので
、LSIテスタのスキュー調整時間を短くでき、また全
ピンを同じ精度に調整できる効果がある。
い銀準ドライバを用い、この標準ドライバの信号波形を
LSIテスタ本体の全てのピンに同時に接続式せること
によシ、全ピンに同じ信号波形を同時に付与できるので
、LSIテスタのスキュー調整時間を短くでき、また全
ピンを同じ精度に調整できる効果がある。
第1図は本発明の一実施例によるスキュー調整方法を示
す概略図、第2図は本発明の他の実施例を糸す第1図和
尚の概略図、第3図は従来のスキュー調整方法を示す概
堵図である。 1.11〜1xΦψ・・標準ドライバ、2・−・・LS
Ifスタ本体、31〜3He−・・コンパレータ、41
〜4n争11@eピン、5@・φ・タイミングスキュー
ボード、51〜5n・・・・配線。
す概略図、第2図は本発明の他の実施例を糸す第1図和
尚の概略図、第3図は従来のスキュー調整方法を示す概
堵図である。 1.11〜1xΦψ・・標準ドライバ、2・−・・LS
Ifスタ本体、31〜3He−・・コンパレータ、41
〜4n争11@eピン、5@・φ・タイミングスキュー
ボード、51〜5n・・・・配線。
Claims (1)
- 標準のドライバより発生する信号波形をLSIテスタ内
部の複数のコンパレータに加えてそのLSIテスタのタ
イミングスキュー調整を行なう方法において、前記ドラ
イバから前記各コンパレータとそれぞれ対応する複数の
ピンまでの配線を放射状にし、かつその配線長を等長に
してなるタイミングスキューボードを備え、前記ドライ
バの信号波形を前記スキューボードを介して前記複数の
ピンに同時に付与することを特徴とするLSIテスタの
タイミングスキュー調整方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61158523A JPS6315179A (ja) | 1986-07-04 | 1986-07-04 | Lsiテスタのタイミングスキユ−調整方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61158523A JPS6315179A (ja) | 1986-07-04 | 1986-07-04 | Lsiテスタのタイミングスキユ−調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6315179A true JPS6315179A (ja) | 1988-01-22 |
Family
ID=15673597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61158523A Pending JPS6315179A (ja) | 1986-07-04 | 1986-07-04 | Lsiテスタのタイミングスキユ−調整方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6315179A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127073A (ja) * | 1990-09-18 | 1992-04-28 | Hitachi Ltd | タイミング補正方法 |
WO2002101404A1 (fr) * | 2001-06-07 | 2002-12-19 | Advantest Corporation | Procede pour echantillonner un instrument de test pour semi-conducteurs |
JP2014516167A (ja) * | 2011-06-09 | 2014-07-07 | テラダイン・インコーポレーテッド | 試験装置の較正 |
JP2016521852A (ja) * | 2013-06-07 | 2016-07-25 | テラダイン、 インコーポレイテッド | 較正装置 |
-
1986
- 1986-07-04 JP JP61158523A patent/JPS6315179A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127073A (ja) * | 1990-09-18 | 1992-04-28 | Hitachi Ltd | タイミング補正方法 |
WO2002101404A1 (fr) * | 2001-06-07 | 2002-12-19 | Advantest Corporation | Procede pour echantillonner un instrument de test pour semi-conducteurs |
US7043959B2 (en) | 2001-06-07 | 2006-05-16 | Advantest Corporation | Method for calibrating semiconductor test instrument |
US7107815B2 (en) | 2001-06-07 | 2006-09-19 | Advantest Corporation | Method for calibrating semiconductor test instruments |
US7107817B2 (en) | 2001-06-07 | 2006-09-19 | Advantest Corporation | Method for calibrating semiconductor test instruments |
US7107816B2 (en) | 2001-06-07 | 2006-09-19 | Advantest Corporation | Method for calibrating semiconductor test instruments |
US7111490B2 (en) | 2001-06-07 | 2006-09-26 | Advantest Corporation | Method for calibrating semiconductor test instruments |
US7121132B2 (en) | 2001-06-07 | 2006-10-17 | Advantest Corporation | Method for calibrating semiconductor test instruments |
JP2014516167A (ja) * | 2011-06-09 | 2014-07-07 | テラダイン・インコーポレーテッド | 試験装置の較正 |
JP2016521852A (ja) * | 2013-06-07 | 2016-07-25 | テラダイン、 インコーポレイテッド | 較正装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63256877A (ja) | テスト回路 | |
JPH0691140B2 (ja) | 半導体集積回路 | |
JPS6315179A (ja) | Lsiテスタのタイミングスキユ−調整方法 | |
JP3733389B2 (ja) | 半導体集積回路装置及びそのテスト方法 | |
US5170118A (en) | Circuit and method for testing inverter drive logic switching patterns | |
JP2008123358A (ja) | スイッチマトリクス回路、および、スイッチマトリクス回路の走査方法 | |
JPH11347845A (ja) | 放電加工用パルス電圧発生方法及び回路 | |
JP2548495Y2 (ja) | 可変遅延装置 | |
JPH06138191A (ja) | 半導体集積回路 | |
JP2001023471A (ja) | スイッチ回路 | |
JP3064387B2 (ja) | 半導体装置 | |
JPH01109918A (ja) | 遅延回路 | |
JPH08262118A (ja) | 半導体試験装置の波形発生回路 | |
JPH0749803Y2 (ja) | 集積回路のピン配置構造 | |
JPS5819621Y2 (ja) | キ−識別回路 | |
JPH0625058Y2 (ja) | 波形ホーマッタ | |
JPS63193606A (ja) | パルス調整回路 | |
JPS6136947A (ja) | 半導体装置 | |
JPS60245311A (ja) | 論理回路 | |
JP2508357Y2 (ja) | Icテスタ用タイミング発生器 | |
JP2002359284A (ja) | 半導体集積回路のスキャンテスト用信号線設計方法 | |
JPS62292980A (ja) | デユ−テイバルブ制御方式 | |
JPS64723B2 (ja) | ||
JPH01126018A (ja) | 論理回路 | |
JP2001166010A (ja) | 半導体試験装置のタイミング補正方法及び装置 |