JPH04127073A - タイミング補正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、テスタのタイミング補正方法に関し、特にタ
イミング補正にかかる時間を短縮し、精度を向上させる
のに好適なタイミング補正方法に関する。

Ｃ従来の技術〕 従来、テスタのタイミング補正を行う場合には、例えば
特開昭５８−２０１１２１号公報に記載されているよう
に、ドライバ側タイミング補正を最初に行い、次に、こ
のドライバ側タイミングを基準にして、コンパレータ側
タイミング補正を行っていた。

第２図および第３図により、このようなタイミング補正
方法について述べる。

第２図は、従来のテスタの一部を示す構成図、第３図は
従来のドライバ側タイミング補正時のタイミングチャー
トである 第２図において、２１はタイミング発生器（以下ＴＧと
記す）、２２はドライバ、２３はコンパレータ、２４は
位相比較回路、２５．２６は可変遅延回路、２７はスイ
ッチ、ｊはドライバ２２への入力、Ｋはドライバ２２の
出力、Ｌはテスタ出力、Ｍは可変遅延回路２６の出力、
Ｎはコンパレータ２３の出力である。

従来のタイミング補正方法では、まず、ドライバ２２出
力点Ｋにおいて、テスタ全ピンのドライバ側タイミング
の位相差がＯになるように、可変遅延回路２５を調整す
る。このときの位相差測定は、位相比較回路２４を用い
、ＴＧ２１からの基準信号に対して行う。

次に、スイッチ２７をテスタ出力側（位相比較回路２４
接続側の反対）へ接続し、各ピンでのドライバ２２出力
がテスタ出力端で全反射した反射信号をコンパレータ２
３で取込めるように、可変遅延回路２６を調整する。

この取込み動作を、第３図により説明する。

すなわち、ドライバ２２へ入力された信号Ｊは、ドライ
バ２２から出力され、テスタ出力端が開放状態であるた
め、全反射してドライバ２２へ戻る。

ドライバ２２は、この信号伝送ラインとインピーダンス
を整合させているため、信号波形の変化はここで終了す
る。この時の波形は、第３図のＫ。

Ｌに示され、Ｋはドライバ２２の出力点の波形、Ｌはテ
スタ出力端の波形をそれぞれ表わす。

一方、コンパレータ２３では、上記反射信号を取込める
ように、可変遅延回路２６の遅延量を徐々に大きくする
。これにより、コンパレータ２３出力Ｎが変化するとこ
ろ（第３図において、点線から実線に変化するところ）
が反射信号が取込めたところである。また、この取込み
が行われたときの可変遅延回路２６の値がコンパレータ
側タイミング補正値となる。

この状態で、ドライバ２２の出力は全ピンの間で位相差
がＯとなっており、その信号をコンパレータ２３で取込
むことができるので、コンパレータ側タイミングのピン
間での位相差もＯとなる。

［発明が解決しようとする課題］ 上記従来技術では、ドライバ側タイミング補正を行うと
き、ｌピンずつしか補正が行えず、長時間の補正が必要
である。

また、ドライバ側タイミング補正時に、各ドライバの出
力を位相比較回路へ接続するための測定系の時間差補正
も合わせて行う必要があり、タイ、ミング補正時間がよ
り長時間化する。

さらに、被測定ＬＳＩのピンにおいて、タイミング補正
を行うことは非常に難しい。

本発明の目的は、このような問題点を改善し、Ｍｌにタ
イミング補正時間を短縮し、第２にタイミング保証点を
限りなく被測定ＬＳＩのピンに近づけることが可能なタ
イミング補正方法を提供することにある。

［課題を解決するための手段］ 上記目的を達成するため、本発明のタイミング補正方法
は、双方向ピンを持つ■ｃのテストを行うテスタにおい
て、被テストＩＣの替わりに、全信号ピンが接続された
専用ＩＣ（ショートチップ）をテスタに接続し、補正対
象以外のテスタピンのドライバ出力を基準として、その
テスタピンのコンパレータ側のタイミング補正を行った
後、そのテスタピンのコンパレータ側タイミングを基準
にドライバ側のタイミング補正を行うことに特徴がある
。

また、上記被テストＩＣの替わりに接続する専用ＩＣと
しては、１対ピン数の信号分配手段（ドライブ回路）を
有し、全出力が接続されているドライブチップを用い、
そのドライブチップは、タイミング発生器から供給され
る基準信号を全てのテスタピンへ同時刻に分配し、テス
タでは、その基準信号によりコンパレータ側のタイミン
グ補正を行い、その後、ドライブチップを外し、テスタ
ピンのコンパレータ側タイミングを基準として、ドライ
バ側のタイミング補正を行うことに特徴がある。

また、上記ドライブチップには、正極性出力および負極
性出力をｌ／２ピン数ずつ有し、正極性出力間および負
陽性出力間を全て接続して、テスタから供給される基準
信号から正陽性および負極性の両極性信号を作成し、全
出力ピンの半数に正極性を、残りの半数に負極性を出力
する二とにより、全テスタピンに正負両極性の基準信号
を同時刻にドライブすることに特徴がある。

さらに、上記テスタの信号ピンがドライバ専用とコンパ
レータ専用に独立している場合には、ドライバ側のタイ
ミング補正を行う際、ドライバ専用ピンとコンパレータ
専用ピンを接続させるための専用ＩＣ（ショートチップ
）をテスタに接続することに特徴がある。

〔作用１ 本発明においては、コンパレータ側タイミング補正時、
被テストＩＣの替わりにテスタに接続する専用ＩＣは、
全テスタピンに対し、タイミング補正用の基準信号を同
時刻に供給する。このため、全出力を接続して単一信号
とする。

また、全出力を接続することにより、接続するピン間に
位相差がある場合でも、信号波形の立上す立下り時間（
１，／１＋）は位相差分大きくなるが、単一信号となり
、基準信号として充分使用することができる。

また、専用ＩＣとしてドライブチップを用いる場合、そ
の出力の半分を正極性、残りを負極性とすることにより
、ドライブチップ内のノイズ信号を相殺してノイズを低
減させる。

これにより、タイミング補正時間を短縮し、タイミング
精度を向上させることができる。

［実施例］ 以下、本発明の一実施例を図面により説明する。

（第１の実施例） 本実施例では、被テストＩＣの替わりにショートチップ
を接続してコンパレータ側タイミング補正を行う場合に
ついて述べる。

第１図は、本発明の第１の実施例におけるテスト装置の
構成図である。

第１図において、１０はテスタ、１１はテスタ１０に接
続されたショートチップ、１２はタイミング発生器（Ｔ
Ｇ）、１３はドライバ、１４はコンパレータ、１５．１
６は可変遅延回路、１７はドライブ回路、Ａはテスタ１
０とショートチップ１１のショート点１．八′はタイミ
ング補正対象以外のドライバの出力、Ｂはトライバ１３
の出力（コンパレータ１４の入力）、Ｃは可変遅延回路
１６の出力、Ｄはコンパレータ１４の出力、Ｅは可変遅
延回路１５の出力である。

本実施例のテスタ１０では、ドライバ１３、コンパレー
タ１４、可変遅延回路１５．１６で１ピンを構成し、こ
のピンが複数集ってテスタ１０を構成している。また、
ドライバ１３出力とコンパレータ１４人力は、各ピン毎
に接続されてテスタピンとなっている。

また、可変遅延回路１５は、ＴＧ１２から出力され、ド
ライバ１３へ送るドライバ側タイミング信号の遅延量を
増減する。

また、可変遅延回路１６は、ＴＧ１２から出力され、コ
ンパレータ１４へ送るコンパレータ側タイミング信号（
ストローブ信号）の遅延量を増減する。

また、ショートチップ１１は、被テストＩＣの替わりに
テスタ１０に接続され、タイミング補正に用いられる。

次に、本実施例のタイミング補正手順について述べる。

本実施例では、まず、テスタ１０とショートチップ１１
を接続した状態で、可変遅延回路１５の初Ｍ値を可変量
の中点にし、可変遅延回路１６の初期値を最小にして、
コンパレータ側タイミング補正を行う。

第４図は、本発明の第１の実施例におけるコンパレータ
側タイミング補正時のタイミングチャートである。

例えば、ドライバ１３の出力とコンパレータ１４の入力
が接続されたテスタピンを補正対象とする場合、これ以
外の全てのドライバから信号を出す。この場合、信号を
出力しているドライバの波形はＡ′に示される。また、
信号出力ドライバ間で時間ｔの位相差があった場合、シ
ョートチップ１１のショート点Ａでは、立上り時間１ｒ
となり、このときの位相Ｍｔと立上り時間Ｌ１は等しく
なる。そして、これがコシパレータ側タイミング補正用
基準信号となり、タイミング補正を行うピンのコンパレ
ータ１４人力已に伝搬する。

コンパレータ１４ては、この信号の振幅の５０％点を比
較レベルとし、比較レベルより高電位はＨレベル、低電
位はＬレベルと判断する。また、コンパレータ側タイミ
ング（ストローブ信号）の遅延時間は、可変遅延回路１
６の遅延量を可変して得る。この場合、遅延量を徐々に
大きくして行き、第４図の点線部分が実線に変化したと
ころが、その基準信号にコンパレータ側タイミングが合
ったところとなる。

同様の手順で、全てのピンについてｌピンずつタイミン
グ補正を行い、全てのピンについて実施完了した状態で
、コンパレータ側タイミング位相差はＯとなる。

次に、ショートチップ１１を外し、テスタ出力が開放端
となるようにして、ドライバ側タイミング補正を行う。

第５図は、本発明の第１の実施例におけるドライバ側タ
イミング補正時のタイミングチャートである。

本実施例のドライバ側タイミング補正では、ショートチ
ップ１１を外して、各テスタピンのドライバ１３から信
号を出し、開放端Ａで全反射した波形（コンパレータ１
４人力Ｂ）をコンパレータ１４で取り込む。なお、テス
タ側は伝送ラインとインピーダンス整合状態にあるため
、反射波形の変化はテスタ側に到達した時点で終了する
。

この際、可変遅延回路１５の遅延量を増減し、コンパレ
ータ側タイミング（ストローブ）を基準として、反射波
変化点を求める。例えば、遅延量を減小させる場合、第
５図の点線部分で示すようなタイミング関係から実線で
示すように変化させ、コンパレータ１６出力りが反転（
“Ｏｎから“ビ′に変化）したところで、遅延量の変化
を停止させる。ここでコンパレータ側タイミングにドラ
イバ側タイミングが合致し、このときの遅延量がドライ
バ側タイミング補正値となる。

二の処理は、全ピン同時に行うことができ、全ピンが終
了した時点で全てのドライバ側タイミ〉グ位相差がＯと
なる。すなわち、全ドライバの位相差分布の平均値に全
コンパレータ側タイミングが合い、それに各ピンのドラ
イバ側タイミングが合って、テスタ全体のタイミング位
相差が０となっている。

なお、本実施例では、コンパレータ側タイミン、グ補正
の後、ショートチップ１〕を取り外しているが、これを
取り外さずにドライバ側タイミング補正を行うこともで
きる。この場合、反射波形は＋側から逆転して一側に表
われる。

（第２の実施例） 本実施例では、被テストＩＣの替わりにドライブチップ
を接続してコンパレータ側タイミング補正を行う場合に
ついて述べる。

第６図は、本発明の第２の実施例におけるテスト装置の
構成図、第７図は本発明の第２の実施例におけるコンパ
レータ側タイミング補正時のタイミングチャートである
。

第６図において、１７はＴＧ１２から送られる基準クロ
ックを全テスタピンに分配するドライブ回路、６１はド
ライブチップ、ＦはＴＧ１２からの基準信号をドライブ
チップ６１に入力する入力点である。

このドライブチップ６１は、ドライブ回路１７の出力を
全て接続した構成となっている。また、テスタ１０との
接続部の構造は、被テストＩＣと同一である。これは、
ドライブチップ６１を被テストＩＣの代りに接続して使
用するためである。

次に、本実施例におけるタイミング補正の手順について
述べる。

本実施例のタイミング補正でも、先にコンパレータ側タ
イミング補正を行い、次に、各テスタピンにおいてコン
パレータ側タイミングにドライバ側タイミングを合わせ
る。

このコンパレータ側タイミング補正では、ドライブチッ
プ６１を接続し、ＴＧ１２から出力される基準信号にコ
ンパレータ側タイミングを合わせる。なお、ドライブチ
ップ６１の全出力間は接続されているので、基傷信号を
全ピンに分配する際、ピン間で位相差は発生しない。

すなわち、最初に基準クロックをＴＧ１２から発生し、
Ｆ点でドライブチップ６１に入力する。

そのクロックは、ドライブチップ６１でドライブされ、
Ａ点から各テスタピンへ基準信号として送られる。

この場合、ドライバ１３出力とコンパレータ１４人力は
、基準信号が送られてくる伝送ラインとインピーダンス
整合状態にあるため、ドライブチップ６１を出た基準信
号は、そのままの波形としてテスタ１０に届き、コンパ
レータ１４に入力される。

コンパレータ１４では、信号受取りのタイミング信号（
ストローブ信号）が、ＴＧ１２がらコンパレータ１４に
入力された時の入力信号の′１””　ｏ　”を判定して
出力する。

この受取りタイミング信号の遅延時間は、可変遅延回路
１６に可変されるが、最初は、遅延量を最小とし、第７
図の点線部分で示すようなタイミング関係にしておく。

次に、この可変遅延回路１６の遅延量を大きくして行き
、コンパレータ１５出力りか反転（”　ｏ　”から”　
ｌ　”に変化）した所で、遅延量変化を停止する。この
ときの可変遅延回路１６の遅延量がコンパレータ側タイ
ミング補正値となる。

この状態で、全ピンのコンパレータ側タイミング補正が
終了し、ピン間のタイミング位相差は○になっている。

このように、テスタｌＯのタイミング補正対象の全ピン
に、基準信号が同時刻にきているため、全ピン同時にコ
ンパレータ側タイミング補正を行うことができる。

次に、ドライブチップ６１を外し、テスタピン出力点Ａ
（ドライブチップが接続されていた点）を開放端として
、ドライバ側タイミング補正を行う。

なお、このときの手順、動作は第１の実施例（第５図）
と同様である。

なお、被テストＩＣピン数がテスタピン数より少い場合
、テスタ１０においてタイミング補正の必要なピンは、
被テストＩＣの接続されるピンのみてよいため、ドライ
ブチップ６１のピン数、ドライブ回路数も、被テストＩ
Ｃのピン数に合わせて作成し、必要なピンのタイミング
補正のみ実行する。

（第３の実施例） 本実施例では、ドライブチップ出力の半数を正極性に、
残りを負極性にして、その同極性同志を全て接続するこ
とにより、正極性信号変化によるノイズと、負極性信号
変化によるノイズとを相殺して、ドライブチップ内の信
号変化によるノイズを低減させる。

第８図は、本発明の第３の実施例におけるドライブチッ
プの構成図、第９図は本発明の第３の実施例におけるコ
ンパレータ側タイミング補正時のタイミングチャート、
第１０図は本発明の第３の実施例におけるドライバ側タ
イミング補正時のタイミングチャートである。

本実施例のテスタは第２の実施例（第６図）と同様の構
成であり、これに接続するドライブチップのみが異なる
。

第８図に、おいて、１７はドライブ回路、８１は正負両
極性の基１′１！信号を作成し、ドライブ回路Ｉ７でド
ライブするための両極性出力のドライブチップである。

なお、ドライブチップ８１は基準となるため、正負両極
性間の時間差の無いものを使用する。また、各ピン間の
位相差を０とするため正極性の全ておよび負極性の全て
をそれぞれ接続する。

次に、本実施例のタイミング補正手順について述べる。

本実施例でも、先にドライブチップ８１をテスタ１０に
接続してコンパレータ側タイミング補正を行い、次にそ
れを外してドライバ側タイミング補正を行う。

第９図および第１０図において、Ａは第６図のドライバ
１３出力がドライブチップ８１へ入る入力点、Ｂはドラ
イバ１３の出力（コンパレータ１４の入力）、Ｃは可変
遅延回路１６の出力、Ｄはコンパレータ１４の出力、Ｅ
は可変遅延回路１５の出力、「；はＴＧ１２からの基準
信号がドライブチップ８１に入る入力点である。

本実施例における正極性側のコンパレータ側タイミング
補正手順については、第２の実施例（第７図）と同様で
あり、負極性側のコンパレータ側タイミング補正につい
ては、第９図に示される。

この場合、可変遅延回路１６の遅延量を大きくして行き
、第９図の点線部分が実線に変化したところが、コンパ
レータ側タイミングの位相差がＯとなったところである
。なお、コンパレータ】４の出力りは”　１　″から“
０″に変化する。

また、正極性側のドライバ側タイミング補正手順につい
ても、第２の実施例（第７図）と同様であり、負極性側
のドライバ側タイミング補正については、第１０図に示
される。

この場合、ドライブチップ８１を外してテスタ出力を開
放端として、可変遅延回路１５の遅延量を小さくして行
き、第１０図の点線部分が実線に変化したところが、ド
ライバ側タイミングの位相差がＯとなったところである
。なお、第２の実施例と異なる点は、ドライバ出力波形
あるいはトライバ側信号波形（Ｅ、Ｂ、Ａ）が立下り波
形になる点と、コンパレータ出力りの変化が１′″から
”　ｏ　”になる点である。

（第４の実施例） 本実施例では、テスタ側においてドライバおよびコンパ
レータが１ピンに構成されていない場合、第１および第
２の実施例に示したドライバ側タイミング補正を行う方
法について述べる。

第１１図は、本発明の第４の実施例におけるテスト装置
の構成図、第１２図は本発明の第４の実施例におけるド
ライバ側タイミング補正時のタイミングチャートである
。

第１１図において、１１１はテスタ１０のドライバピン
とコンパレータピンを１対ｌで接続するショートチップ
、Ａはショートチップ１１１のショート点、Ｂはコンパ
レータ１４の入力、Ｃは可変遅延回路１６の出力、Ｄは
コンパレータ１４の出力、Ｅは可変遅延回路１５の出力
である。

本実施例のテスタ１０内では、ドライバ１３出力とコン
パレータ１４人力が接続されておらず、それぞれ別のピ
ンとして出力される。

また１本実施例のドライバ側タイミング補正は。

テスタ出力を開放端とせず、ショートチップＩＩｌを接
続した状態で行う。

この場合、可変遅延回路１５の遅延量を小さくして行き
、第１２図の点線部分が実線に変化したところでドライ
バ側タイミング位相差がＯとなる。

［発明の効果〕 本発明によれば、従来必要であったタイミング補正用の
専用回路が不要となり、タイミング補正時間を短縮して
、その誤差の影響をなくすることが可能である。

また、基準信号の単一性を高めることが可能であ、より
タイミング精度を高めることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるテスト装置の構
成図、第２図は従来のテスタの一部を示す構成図、第３
図は従来のドライバ側タイミング補正時のタイミングチ
ャート、第４図は本発明の第１の実施例におけるコンパ
レータ側タイミング補正時のタイミングチャート、第５
図は本発明の第１の実施例におけるトライバ側タイミン
グ補正時のタイミングチャート、第６図は本発明の第２
の実施例におけるテスト装置の構成図、第７図は本発明
の第２の実施例におけるコンパし・−タ側タイミング補
正時のタイミングチャート、第８図は本発明の第３の実
施例におけるドライブチップの構成図、第９図は本発明
の第３の実施例におけるコンパレータ側タイミング補正
時のタイミングチャート、第１０図は本発明の第３の実
施例におけるドライバ側タイミング補正時のタイミング
チャート、第１１図は本発明の第４の実施例におけるテ
スト装置の構成図、第１２図は本発明の第４の実施例に
おけるドライバ側タイミング補正時のタイミングチャー
トである。 ＩＱ：テスタ、１１，１１トショートチップ。 １２．２１＋タイミング発生器（ＴＧ）、１３゜２２：
ドライバ、１４，２３：コンパレータ、１５゜１６．２
５．２６　　可変遅延回路、１７：ドライブ回路、２４
　位相比較回路、２７　スイッチ。 ６１．８１　　ドライブチップ、Ａ’、Ａ〜Ｆ、　　Ｊ
〜Ｎ＝信号および入出力点、し　位相差、ｔｒ立上り時
間。 第３図 第４図 第５図 第７図 第８図 第９図 第１０図 第１２図

Claims (1)

1. 【特許請求の範囲】 １、タイミング発生器、ドライバ、コンパレータ、およ
   び可変遅延回路を備え、双方向ピンを持つＩＣのテスト
   を行うテスタのタイミング補正方法において、被テスト
   ＩＣの替わりに、全信号ピンが接続された専用ＩＣをテ
   スタに接続し、補正対象以外のテスタピンのドライバ出
   力を基準として、該テスタピンのコンパレータ側のタイ
   ミング補正を行った後、該テスタピンのコンパレータ側
   タイミングを基準にドライバ側のタイミング補正を行う
   ことを特徴とするタイミング補正方法。 ２、タイミング発生器、ドライバ、コンパレータ、およ
   び可変遅延回路を備え、双方向ピンを持つＩＣのテスト
   を行うテスタのタイミング補正方法において、被テスト
   ＩＣの替わりに、１対ピン数の信号分配手段を有し、全
   出力が接続されている専用ＩＣをテスタに接続して、該
   専用ＩＣは、タイミング発生器から供給される基準信号
   を全てのテスタピンへ同時刻に分配し、テスタでは、該
   基準信号によりコンパレータ側のタイミング補正を行っ
   た後、該専用ＩＣを外し、テスタピンのコンパレータ側
   タイミングを基準として、ドライバ側のタイミング補正
   を行うことを特徴とするタイミング補正方法。 ３、上記専用ＩＣは、正極性出力および負極性出力を１
   ／２ピン数ずつ有し、該正極性出力間および負極性出力
   間を全て接続して、テスタから供給される基準信号から
   正極性および負極性の両極性信号を作成し、全出力ピン
   の半数に正極性を、残りの半数に負極性を出力すること
   により、全テスタピンに正負両極性の基準信号を同時刻
   にドライブすることを特徴とする請求項２記載のタイミ
   ング補正方法。 ４、上記テスタの信号ピンがドライバ専用とコンパレー
   タ専用に独立している場合には、ドライバ側のタイミン
   グ補正を行う際、ドライバ専用ピンとコンパレータ専用
   ピンを接続させるための専用ＩＣをテスタに接続するこ
   とを特徴とする請求項１〜３記載のタイミング補正方法
   。