JP2003510613A - バーンインボード上のデバイスを試験する方法及びシステム - Google Patents

バーンインボード上のデバイスを試験する方法及びシステム

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Abstract

(57)【要約】 デバイス試験ボード上の半導体デバイスを試験するシステムは、ループ中に多数のＤＵＴｓに接続された単一の試験装置チャネルを有する。ＤＵＴｓからの出力は、ラウンドトリップ遅延（ＲＴＤ）の期間後に比較器及びラッチにおいて受信される。この比較器は、ループの戻り路に並列構成で接続される。接続点は試験チャネルよりＤＵＴ出力に非常に近接しており、試験装置のＩ／Ｏ駆動装置のパスとは異なるパスであり、したがって、試験駆動装置からの入力信号が試験回路に入力信号として働くＤＵＴｓからの出力信号を妨害するのを妨げる。新しい入力サイクル状態が出力比較器へ到達する時間は、前のサイクルからの出力が試験された後長い。試験装置の速度を制限する比較器の入力におけるリンギングを減少するために、ダイオードクランプと抵抗が比較器の近くに有る入力段で比較器に直列に接続される。電界効果トランジスタ（ＦＥＴ）で構成されるバススイッチが試験されているＤＵＴｓの入力／出力（Ｉ／Ｏ）をスイッチして、トレースラインをそれぞれはいた的に駆動するか、受信するかのいずれかをしてＤＵＴピンローディングを減少し、したがって達成可能な試験速度を増大する。改良された試験システムは、例えばAehr Test MTX Systemのような半導体装置の並列試験及びバーンインを達成するために設計されたシステムと共同して機能する。ＭＴＸは、大量の半導体デバイスを並列に機能的に試験することができる。この試験システムは、質を犠牲にすることなく、全体の試験コストを低減する効果的で、実用的な方法を提供する。

Description

【発明の詳細な説明】
【０００１】 （発明の属する技術分野） 本発明は、試験ボード上の多数の半導体デバイスを試験するためのシステム及
び方法に関する。特に、本発明は、半導体デバイスを効率的に試験するシステム
及び方法に関する。さらに、本発明は、半導体デバイスが並列に試験され、入力
信号及び前記デバイスから生じる出力信号に対する信号路にけるラウンドトリッ
プ遅延が実質的に除去されるシステムに関する。
【０００２】 （従来の技術） 集積回路及び他の半導体デバイス、例えばダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）やフラッシュ・メモリ・デバイスの製造が終わると、半導
体デバイスは、顧客へ出荷する前に、欠陥のある半導体デバイスを識別し、除去
するために、バーンイン(burn-in)及び電気的試験を受ける必要がある。用語“
バーンイン”は、所定の温度または温度プロフィール、代表的には、オーブン内
の上昇された温度での集積回路の動作に関する。半導体デバイスが上昇された温
度にある間に、ある動作をする電気的バイアスレベルおよび／または信号が半導
体デバイスに供給される。上昇された温度を使用することによって、デバイスが
バーンイン中に受けるストレスを加速し、その結果試験装置内に置かれた後直ぐ
に故障する僅かなデバイスは、バーンイン中に故障し、出荷前に除去される。電
気的な試験において、より完全なセットの動作する電気的バイアスレベル及び信
号がデバイスに与えられ、その機能の完全な評価を行なう。
【０００３】 １９９７年１０月２７日に発行され、Jeffrey A. BrehmとPatrick M. Shepher
dに与えられた米国特許第5,682,472号は、多くの半導体デバイスを並列に試験す
るように構成されたバーンイン方法および装置の先行技術例を開示している。そ
のシステムの１つの特徴において、異なるラウンドトリップの遅延補償時間がデ
バイスへのいろいろな信号路に基づいて、試験中の半導体デバイスのそれぞれに
与えられる。
【０００４】 このようないろいろなラウンドトリップの遅延補償の使用によって、多くの半
導体デバイスを並列に試験するためのこのようなシステムの著しい性能の向上を
もたらす。特に、譲受人の商業的に利用可能なＭＴＸ並列試験およびバーンイン
システムは、可変ラウンドトリップ遅延の補償を用いる結果として、２０ＭＨｚ
の試験信号速度で動作することができる。これは、ＭＴＸ並列試験およびバーン
インシステム以前のバーンインシステムに対する５ＭＨｚの代表的なバーンイン
試験信号速度より優っている。
【０００５】 集積回路の動作速度が増加するにしたがって、バーンインシステム及び方法に
対する速度要求が対応して増加している。例えば、最も高い性能のメモリ集積回
路の間には、ランバス規格（Rambus standard）と一致するものがある。これら
のメモリ集積回路は８００ＭＨｚまでの信号速度で動作する。ＭＴＸシステムの
ような並列試験およびバーンインシステムはこのような高い周波数のランバス集
積回路のＡＣ性能を測定することができないが、これらの回路はＭＴＸまたは同
様のバーンイン及び試験システムで機能的な試験をするため非常に低い速度で動
作される。明らかに、もし、機能的な試験のために高い周波数の集積回路を現在
のＭＴＸ並列試験およびバーンインシステムで可能である以上の高い周波数で動
作されるようにして、このような高い周波数のランバス集積回路のＡＣ性能を改
善することができれば、集積回路の機能試験に対する高いスループットと結果的
に安い費用が可能になる。したがって、本発明は、達成されるべき３０ＭＨｚお
よびそれより高い試験信号速度を可能にするために、このような並列試験および
バーンインシステムを改善することに向けられる。
【０００６】 機能試験のための並列試験およびバーンインシステムに加えて、より高い性能
の単一ヘッド試験装置がこの分野において知られており、集積回路のＡＣ試験に
採用されている。これらの単一ヘッド試験装置は、しばしば、それらを高い周波
数で動作可能にするためにいろいろな特徴を内蔵している。これらの単一ヘッド
試験装置は、例えば、M.Mydill, "A Test System Architecture to Reduce Tran
smission Line Effects During High Speed Testing", IEEE International Tes
t Conference, Paper 29.3, pp. 701-709およびJ.A.Gasbarro et al., "Techniq
ues for Characterizing DRAMs with a 500MHz Interface", IEEE Internationa
l Test Conference, Paper 22.2, pp. 516-525に記載されている。これらの論文
は、単一ヘッド試験装置におけるラウンドトリップ遅延を実質的に除くための技
術を開示しているが、しかし、開示されているように、５０％だけ並列試験およ
びバーンインシステムの効率を減少するＤＵＴ(Device Under Test: 試験対象の
デバイス)のＩ／Ｏピン当たり２つの試験装置のチャネルの使用を必要とするの
で、並列試験およびバーンインシステムにおけるこの技術の直接の応用には問題
がある。したがって、この様なシステムにおいて実質的な効率を犠牲にすること
ことなく、並列試験およびバーンインシステムにおけるラウンドトリップ遅延の
実質的な除去を可能にするため、更なる開発が必要である。
【０００７】 このような代表的な従来技術のＶＬＳＩ(Very Large Scale Integration)半導
体デバイスの単一ヘッド試験システムが図１に示されている。ＶＬＳＩとは、集
積回路上に非常に多く（１０００以上）の素子、例えばトランジスタの配置のこ
とを言う。ＤＵＴ１０が、駆動信号をＤＵＴに入力するための駆動チャネル１２
および試験されるＤＵＴから信号を受信するための受信チャネル１４に接続され
ている。ラウンドトリップ遅延（Round Trip Delay: ＲＴＤ）は、信号がトレー
スライン（図１の試験装置）の一端から他端へ伝送し、元の点（試験装置）へ戻
るのに必要な時間の総量の測定値である。図１において、ＲＴＤは、信号が試験
駆動装置１２からＤＵＴ１０へ伝わり、試験装置１４の受信チャネルへ戻るのに
必要な時間に等しい。特に、これらのチャネルのいずれもこの実施において信号
を駆動しないし、受信もしない。また、この方法は、通常１つの試験チャネルに
繋げられた多数のＤＵＴからのＩ／Ｏｓを有するバーンインシステムにおいては
用いられていない。
【０００８】 バーンインボード上のＤＵＴを試験するために用いられる現存方法が図２に示
されている。試験装置２０が２つのインタフェース／ピン、例えば符号２２と２
４にある試験されるＤＵＴｓ２１に接続する。試験装置の入力駆動装置２５が符
号２２で示されるＤＵＴ入力に接続し、試験装置のＩ／Ｏ駆動装置２６は符号２
４で示されるＤＵＴのＩ／Ｏ駆動装置に接続する。入力駆動装置２５は、ＤＵＴ
ｓの動作出力に正しいデータを生じる試験信号を周期的に生成する。試験装置の
駆動装置２５と２６、およびＤＵＴｓ２１の行間の物理的なトレースラインの長
さは２〜３フィート（約６０〜９０ｃｍ）であり、これらのトレースの伝播遅延
は、一般に７〜１２ナノ秒の範囲である。入力と出力の長さの合計から生じる伝
播遅延は、ラウンドトリップ遅延（ＲＴＤ）と呼ばれ、図２に示された試験シス
テムのような試験システムでは試験サイクル速度に関する重要な限界である。
【０００９】 試験装置の入力駆動装置２５は、一般に試験装置のＩ／Ｏ駆動装置２６および
非常に良好なライン終端を有するより、駆動装置２５に接続される多くのＤＵＴ
ｓを有する。試験装置のＩ／Ｏ駆動装置は、一般に８つの異なるＤＵＴＩ／Ｏピ
ンに接続される。全てのクループ化されたＤＵＴＩ／Ｏピンは入力を並列に受信
するけれども、Ｉ／Ｏグループにおける１つの選択されたＤＵＴのみが試験用の
Ｉ／Ｏライン２７を駆動するために、マルチプレキシングを介して同時にイネー
ブルされる。そのＤＵＴによってＩ／Ｏライン２７に送られた信号は、Ｉ／Ｏラ
イン２７上に送られたＤＵＴ信号が正しいレベルであるかを判断する試験論理回
路を構成する比較器２８及びラッチ２９に入力される。
【００１０】 図３は、信号が図２の試験ネットワークを通してどのように伝播するかを示す
タイミング図である。トレース３０、３１及び３２の各々は、図２においてそれ
ぞれＡ、Ｂ、Ｃで示された点における信号レベルを示す。トレース３０、３１、
及び３２の左にある垂直のハッシュマークの各々は、ゼロナノ秒のときを示す。
５０ナノ秒後、Ｃ点における比較器への入力はローレベル出力３４と同様である
べきであるが、次の試験サイクルの初めのＣ点における遅延されたＤＵＴ出力と
争って、Ｃ点に見られる新しい駆動装置の入力信号が５０ナノ秒において駆動装
置２６によって送られるために、そのようになっていない。比較器の入力Ｃにお
いて見られるＤＵＴｓからの正しいローレベルの出力のために、５０ナノ秒の試
験装置のＩ／Ｏサイクル３６は２４ナノ秒、即ちラウンドトリップ遅延３８だけ
延ばされなければならない。その結果、試験装置の駆動装置からの入力信号は、
回路を試験するために入力として働くＤＵＴｓからの出力信号と干渉しない、即
ち、相殺しない。もし、サイクルが延ばされないなら、１ナノ秒のパルス出力３
９が比較器の入力Ｃに見られるであろう。
【００１１】 従来技術に対するＲＴＤは、いろいろなデバイスのために広い範囲にある。こ
の広い範囲は、デバイス上のタイミング測定、例えば伝播遅延時間またはアクセ
ス時間を困難にする。正確なＲＴＤ時間は、タイミング測定から引き算するため
にどの程度のシステム遅延があるかを知る必要がある。通常、試験ハードウエア
内にＲＴＤのある固定値のための補償装置がある。
【００１２】 さらに、ＤＵＴｓのＩ／Ｏ駆動装置は、駆動装置チェーンにおける最も弱い電
流駆動装置である。この弱いＤＵＴのＩ／Ｏ駆動装置は、最大の試験速度を制限
する。さらに、ＤＵＴｓにおける正しい入力終端が一般に達成されないために、
入力状態における試験装置のＩ／Ｏ駆動装置用の正しい終端が得られない。これ
は、ＤＵＴの出力駆動装置が正しい入力終端を駆動することができないからであ
る。試験装置の入力駆動装置は、ＤＵＴの出力駆動装置より非常に強い電流供給
能力を有している。この問題を部分的に保証するために、図２に示された回路は
、ＤＵＴと試験装置の比較器の間に配置され、それらからほぼ等距離にある小さ
な直列抵抗を有している。
【００１３】 試験装置の速度を制限して、より多くのＤＵＴＩ／Ｏピンが互いに並列にグル
ープ化されるにしたがって、ＤＵＴＩ／Ｏ出力ピン上に容量が加えられる。
【００１４】 長いトレースラインは試験装置の速度を制限する。試験装置のＩ／Ｏ駆動装置
をＤＵＴｓの非常に近くに移動することができるが、これは、冷却を増大する必
要があるために高い費用がかかる。また、バーンインオーブン内で試験される立
方体当たりのＤＵＴｓの量が低下する。
【００１５】 （発明の概要） したがって、本発明の目的は、バーンインボード上の半導体デバイスが試験さ
れる速度に関係するトレースＲＴＤの影響を実質的に除去することである。
【００１６】 さらに、本発明の目的は、半導体デバイスが並列試験およびバーンインシステ
ムで試験される速度を増加することである。
【００１７】 本発明の他の目的は、バーンインボード上のＤＵＴｓが試験される費用を低減
することである。
【００１８】 本発明のさらに他の目的は、バーンインボード上のＤＵＴｓを試験するのに必
要な試験チャネルの数を減少することである。
【００１９】 前述の、及び関連した目的は、ここに開示された新規な半導体デバイスの並列
試験およびバーンインシステム及び方法の使用によって達成される。本発明によ
れば、半導体デバイスの並列試験およびバーンインシステムは、半導体デバイス
用の複数の試験信号を発生するためのパターン発生器を含む。インタフェースが
複数の半導体デバイスをパターン発生器に並列に結合する。複数のデータ出力比
較器は、この複数のデータ出力比較器の１つが複数の半導体デバイスの各々に結
合されるようにインタフェースに結合される。インタフェースおよびデータ出力
比較器はラウンドトリップ遅延を実質的に除去するように結合される。
【００２０】 本発明の他の特徴によれば、複数の半導体デバイスのバーンイン試験のための
方法が複数のバーンイン試験信号を複数の半導体デバイスの各々の入力に与える
ステップを有する。データ出力比較器がラウンドトリップ遅延を実質的に除去す
るような方法で複数の半導体デバイスの各々の出力に結合される。 データ出力
信号は複数の半導体デバイスの各々からデータ出力比較器へ与えられる。
【００２１】 本発明のシステム及び方法の使用によって、バーンインボード上の半導体を試
験するための速度増進システムがループ中に多数のＤＵＴｓに接続された単一の
試験装置のチャンネルによって達成される。
【００２２】 試験装置はＤＵＴｓを含むデバイス試験ボード(Device Test Board: ＤＴＢ)
に試験信号を周期的に送る。ＤＵＴｓからの出力は、ＲＴＤの期間の後に例えば
比較器及びラッチのような試験回路において受信される。この比較器は、接続点
が試験チャネルよりＤＵＴ出力ピンの近くにあり、試験装置のＩ／Ｏ駆動装置パ
スとは異なるパスであるループの帰還路を有する並列構成に接続される。その結
果、試験駆動装置からの入力信号は、回路を試験するために入力として働くＤＵ
Ｔｓからの出力信号と干渉しない、即ち、相殺しない。例えば、ダイオードクラ
ンプや抵抗のようなクランプ回路が、試験装置の速度を制限する比較器の入力に
おいてリンギングを減少するために、比較器の近くの入力ステージにおいて比較
器に直列に接続される。クランプ回路が比較器の近くにあるという要求は、それ
がＤＵＴの出力より比較器に接近していること、好ましくは、比較器にできる限
り物理的に近い必要があることを意味する。比較器の出力は、比較器及びトレー
スＲＴＤのゼロ信号が入るラッチに入る。ラッチは、それがクリアされるか、ま
たはデータが他の回路によって要求されるまで初期の入力を“記憶している”こ
とができる回路要素である。
【００２３】 本発明の他の特徴は、トレースラインを排他的に駆動するか受信するかのいず
れかのために試験されているＤＵＴｓの入力／出力（Ｉ／Ｏ）をそれぞれ電気的
にスイッチする電界効果トランジスタ（ＦＥＴ）から構成されたバススイッチを
使用することである。これらのスイッチの使用によって、ＤＵＴピンのローディ
ングを減少する。何故ならば、１つのラインのみが達成可能な試験の速度を増加
する各ピンにその時接続されるからである。
【００２４】 本発明のさらに他の特徴は、ＤＵＴ出力キャパシタンスを減少し、したがって
速い試験速度を可能にするために、その時単一のＤＵＴ出力ピンを比較器回路へ
接続するマルチプレックサーから成る。
【００２５】 改良された試験回路の構成は、望ましくは、デバイス、例えば、Aehr試験シス
テムによって生成されたMTX Massively Parallel Functional Test System (Ｍ
ＸＴ)の並列試験およびバーンインを行なうように設計されたシステムと共同し
て機能する。ＭＴＸは、大量のデバイスを並列に機能的に試験することができる
が、しかし、それは全てのデバイスの試験のために１つのパターン発生器を必要
とするのみである。各デバイスによってトリガーされる記録システム内の２組の
ラッチのユニークなシステムによって、速い速度試験が可能になる。試験をする
このシステムは、質を犠牲にすることなく全体の試験コストを低減するための効
果的、実用的な方法を提供する。
【００２６】 （発明の実施の形態） 図４は、図２に示されたバーンインボードように使用される試験の従来方法と
比較される多数のＤＵＴｓ４１を有するバーンインボード上でのフライバック試
験を示す。試験装置４０は、２つのインタフェース／ピン、例えば符号４２と４
４において試験されるべきＤＵＴｓ４１と接続する。試験装置の入力駆動装置４
５は符号４２で示されるＤＵＴ入力に接続し、試験装置のＩ／Ｏ駆動装置４６は
符号４４で示されるＤＵＴのＩ／Ｏ駆動装置に接続する。入力駆動装置４５は、
メモリの場合、出力として状態形状で再生され、より一般的には、欠陥のないＤ
ＵＴｓのデータ出力に、他の形式の集積回路用の入力の所定の関数である試験デ
ータ入力信号を周期的に生成する。試験駆動装置４５と４６、およびＤＵＴｓ４
１の行間の物理的なトレースライン長は、２〜３フィート（約６０〜９０ｃｍ）
であり、これらのトレースのための伝播遅延は、代表的には７〜１２ナノ秒（ｎ
ｓ）の範囲である。入力と出力の遅延の合計は、ラウンドトリップ遅延（一般に
は１４〜２４ｎｓ）と呼ばれる伝播遅延に等しい。
【００２７】 試験装置の入力駆動装置４５は、代表的には試験装置のＩ／Ｏ駆動装置４６と
非常に多くのライン終端を有するより多くの、入力駆動装置に接続される多くの
ＤＵＴｓを有する。試験装置のＩ／Ｏ駆動装置は、一般に８つの異なるＤＵＴＩ
／Ｏピンに接続される。そのＤＵＴによって送られる信号は、約１００オーム、
または駆動装置のＩ／Ｏラインより大きな分離抵抗によってそれぞれ抵抗的に分
離されるが、分離したライン４７は、ＤＵＴ出力を小さな値の抵抗とｚ‐クラン
プを有するツェナークリッピングダイオード対、および比較器４８の直列接続、
そしてその後ラッチ４９へ送る。この構成は、比較器の正のノードへの入力がＢ
点においてＤＵＴ出力から直接取られ、図２に符号２９によって示された試験装
置のＩ／Ｏ駆動装置に非常に近い点から取られていないと言う点で、図２に記載
された従来のものと異なる。この変更により、比較器に現れるＤＵＴ出力が次の
試験サイクルのためにターンオンする試験装置のＩ／Ｏ駆動装置によって相殺さ
れるのを防止する。
【００２８】 符号４８における直列抵抗は、従来の方法の比較器におけるリンギングを減少
する。
【００２９】 図４の符号４８におけるｚ‐クランプは、長いライン上で信号の正確性を改善
する。これは、図５（Ａ）および（Ｂ）のグラフ５０と５４に示されている。グ
ラ５０は、ｚ‐クランプがその回路から除かれたときの、図４の比較器４８へ入
る電圧を示している。グラフ５４は、図４において、ｚ‐クランプが含まれると
きの比較器に現れる電圧を示している。これらのグラフは、ｚ‐クランプがない
とき（５２）よりそれがあるとき（５６）の方が歪（シヌソイダル）は小さいこ
とを示している。理想的には、グラフ５０と５４の右側（“トレーリングエッジ
）の両方の信号は“平坦”であるべきであり、そして明らかに符号５６は符合５
２より非常に平坦である。信号が平坦であればあるほど、図４における比較器４
８はより効果的であり、試験論理回路４９は、ＤＵＴｓからの出力が正しいか否
かを判断することができる。
【００３０】 図６は、図３のタイミング図と類似な図４に対するタイミング図を示す。図６
は、図４の試験ネットワークを通して信号がどのように伝播するかを示すタイミ
ング図を示す。トレース６０、６１及び６２の各々は、図４にそれぞれＡ、Ｂ及
びＣで示された点における信号レベルを示している。トレース６０、６１及び６
２の左側における垂直ハッシュの各々は、ゼロナノ秒のときを示す。
【００３１】 Ｃ点における比較器への入力は、ＤＵＴ出力の近傍におけるＢ点から取られ、
帰還ループにおけるＩ／Ｏ試験の駆動装置４６の近傍における点から取られてい
ないので、Ｃ点へ伝播するＤＵＴからのローレベルの出力６９、即ち比較器への
入力は、図２に示された回路におけるように相殺されない。この方法で、トレー
スＲＴＤは除かれる。トレース伝播遅延、即ち信号が試験入力４５からＤＵＴｓ
４１へ伝播し、そして同様に、Ｂ点における出力と回路４８間のライン４７に沿
って伝播するするのに必要な時間は除かれる、即ちゼロにされる。これは、符号
６８によって示されたＲＴＤ時間に等しい遅延を伴う５０ナノ秒の試験装置のサ
イクル６６を遅延またはシフトすることによって達成される。これは、図４にお
けるTRACE RTD NULL回路４３によって達成される。この方法で、図４におけるＣ
点の比較器への入力は、符号６８において矢印が付けられた“０”と“５０ｎｓ
”で示される時間の間に符号４９によって試験するために用いられるだけである
。図６が示すように、この期間の間にＣ点における信号を試験することは、図３
のパルス３９によって示された妨害のないＤＵＴｓからのハイ及びローレベルの
出力パルスを正確に捕獲する。
【００３２】 図７は、試験の速度と性能を改善する、図２の回路の更なる向上を示す。図７
は、ＤＵＴｓ７２の出力に接続されたバススイッチ７０を示す。これらのスイッ
チは、ＤＵＴｓ７２が試験装置のＩ／Ｏ駆動装置７への接続をスイッチオフする
ことによって試験用の信号を出力する。これは、キャパシタンスのローディング
を減少し、長い入力ラインのトレースを除くことによって試験の可能な速度を増
加する。また、それは、ＤＵＴ入力／出力ピン上のキャパシタンスのローディン
グを減少し、ＤＵＴｓが他のやり方では試験されない時、比較的小さなキャパシ
タンスのみを駆動することができるＤＵＴｓが試験されることを可能にする。ま
た、バススイッチ７０は、試験装置のＩ／Ｏ駆動装置が入力モードにあるとき、
試験装置のＩ／Ｏ駆動装置に対して適正な終端を与える。図示され、説明された
以外には、本発明の図７の実施の形態の構成及び動作は、図４の実施の形態のそ
れらと同様である。
【００３３】 図８は、図７におけるように、８つのＤＵＴｓに接続された８つのバススイ
ッチを示すが、各々のバススイッチ６８と８７は、図７の実現化におけるＤＴＢ
側の代わりに駆動装置のボード側にある。できる限りＤＵＴｓに接近してＤＴＢ
側にバススイッチを配置することは、これらが高温のバーンイン環境にあるので
、前述したバススイッチ技術の利点を増すが、追加の冷却または高温で動作する
デバイスを必要とする。駆動装置のバード側８８にバススイッチを配置すること
によって、この冷却問題は避けられる。他の実現化として、直列抵抗は、ＤＵＴ
が出力モードにあるとき、試験装置の駆動装置のＩ／Ｏ絶縁のために、ＤＵＴｓ
と試験装置のＩ／Ｏ駆動装置間に接続される。また、図８は、図７と比較して、
試験コストを低減することができる減少されたチャネル論理回路を示す。図示さ
れ、説明された以外、本発明の図８の実施の形態の構造及び動作は、図４と図７
の実施の形態のそれらと同様である。
【００３４】 図９は、試験速度を増加するＤＵＴ出力用のピンキャパシタンスの更なる減少
をもたらすマルチプレックサ／デマルチプレックサの能力を有するバススイッチ
を示す。図９のバススイッチ９０は、図７における試験構成のＤＴＢ側にある。
図示され、説明された以外、本発明の図９の実施の形態の構造及び動作は図４、
図７及び図８の実施の形態におけるそれらと同様である。
【００３５】 図１０は、図４に示されたように４つのＤＵＴ１０１がＩ／Ｏ試験駆動装置当
たり８つのＤＵＴ４１の代わりに各Ｉ／Ｏ試験駆動装置に接続されている試験構
成を示す。試験駆動装置当たりのＤＵＴｓの減少は、トレースライン上のキャパ
シタンス及び各試験駆動装置に見られるトレーススタッブの数を減少する。トレ
ーススタッブは、ＤＵＴのピンをバーンインボード上の主トレースに接続する短
絡ブランチである。理想的には、主トレースは、トレーススタッブを除去するよ
うに経路が定められるが、実際には、それらの全てを除去することはできない。
試験駆動装置当たりのＤＵＴの数を減少することは、試験駆動装置当たりのトレ
ーススッタブの数も減少されることを意味する。これらの変更は最大の試験速度
を増加する。図示され、説明された以外、本発明の図１０の実施の形態の構造及
び動作は図４、図７、図８及び図９の実施の形態におけるそれらと同様である。
【００３６】 図４、図７、図８、図９及び図１０の実施の形態のシステム部分は、図１１に
示されたバーンインシステムに組み込まれる。図１１に示されるように、ゾーン
における各スロットはスロットインタフェース１５９を有し、動作の故障解析１
６１を含む。パターン発生器１４５は、アルゴリズム性があり、Ｎ、Ｎ3/2、及
びＮ2パターンを発生することができる。試験スロットインタフェース、即ち駆
動装置のボード１５９は、ＤＵＴ電源、信号駆動装置、データ出力比較器、及び
パス／フェイル（合格／失敗）の論理回路を含む。デバイス試験ボード１４７及
び各スロットのための試験スロットインタフェースは、図４、図７、図８、図９
または図１０に示されたシステム部分を内蔵する。図示され、説明された以外、
本発明の図１１の実施の形態の構造及び動作は、上記のBrehm他の特許に示され
、説明されたものと同様である。
【００３７】 以上、図示され、説明された本発明の形状及び詳細におけるいろいろな変更が
行なわれることは、当業者に明らかであろう。これらの変更は請求の範囲の精神
及び範囲ないに含まれるべきである。
【図面の簡単な説明】
【図１】 代表的な従来技術の２チャネルＶＬＳＩ試験装置を示す。
【図２】 マルチデバイスアンダーテストでバーンインボードをテストする従来のフライ
バック試験を示す。
【図３】 図２のネットワーク全体を通して信号がどのように伝播するかを示す従来のタ
イミング図を示す。
【図４】 トレースＲＴＤを除いたバーンインボード上でフライバック試験を内蔵する、
本発明によるバーンインシステムの一部の第１の実施の形態を示す。
【図５】 （Ａ）および（Ｂ）は可変終端を有するフライバック試験におけるＩ／Ｏライ
ン上の歪を示す。
【図６】 図４のネットワーク全体を通して信号がどのように伝播するかを示すタイミン
グ図を示す。
【図７】 ＤＵＴｓの試験においてバススイッチの使用を伴う、本発明によるバーンイン
システムの一部の第２の実施の形態を示す。
【図８】 ＤＵＴｓのマルチ対の試験において多数のバススイッチの使用を伴う、本発明
によるバーンインシステムの一部の第３の実施の形態を示す。
【図９】 マルチＤＵＴｓの試験においてｍｕｘ／ｄｅｍｕｘを有するバススイッチの使
用を伴う、本発明によるバーンインシステムの一部の第４の実施の形態を示す。
【図１０】 試験速度を増加するために、Ｉ／Ｏ試験チャネル当たりＤＵＴｓの数を減少す
る、本発明によるバーンインシステムの一部の第５の実施の形態を示す。
【図１１】 本発明によるバーンインシステムの一般化したブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ 【要約の続き】 グを減少し、したがって達成可能な試験速度を増大す る。改良された試験システムは、例えばAehr Test MTX Systemのような半導体装置の並列試験及びバーンインを 達成するために設計されたシステムと共同して機能す る。ＭＴＸは、大量の半導体デバイスを並列に機能的に 試験することができる。この試験システムは、質を犠牲 にすることなく、全体の試験コストを低減する効果的 で、実用的な方法を提供する。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスの並列試験及びバーンインシステムであって
    、 半導体デバイスのための複数の試験信号を発生するパターン発生器、 複数の半導体デバイスを並列に前記パターン発生器に結合するためのインタフ
    ェース、及び 複数のデータ出力比較器の一つが前記複数の半導体デバイスの各々に結合する
    ことができるように、前記インターフェースに結合された前記複数のデータ出力
    比較器、 を備え、 前記インタフェース及び前記データ出力比較器は、ラウンドトリップ遅延を実
    質的に除去するように結合されることを特徴とするシステム。
  2. 【請求項２】 前記インタフェース及び前記複数のデータ出力比較器は、試
    験対象の複数の半導体デバイスの各々の分離した試験出力接続に近接する入力を
    有する前記データ出力比較器の１つを設けることによってラウンドトリップ遅延
    を実質的に除去するように結合されることを特徴とする請求項１に記載のシステ
    ム。
  3. 【請求項３】 さらに、前記試験対象の複数の半導体デバイスの各々の試験
    出力接続及び前記データ出力比較器間に接続されたダイオードクランプを有する
    ことを特徴とする請求項２に記載のシステム。
  4. 【請求項４】 さらに、前記試験対象の複数の半導体デバイスの各々の試験
    出力接続及び前記データ出力比較器間に接続された第１の出力バススイッチを有
    することを特徴とする請求項２に記載のシステム。
  5. 【請求項５】 さらに、第２の出力バススイッチを介して、前記パターン発
    生器及び前記試験対象の複数の半導体デバイスの各々の試験出力接続間に接続さ
    れた入力モードと出力モードで駆動することができる試験装置の入力／出力駆動
    装置を有することを特徴とする請求項４に記載のシステム。
  6. 【請求項６】 前記第１の出力バススイッチは、第１の電界効果トランジス
    タを有することを特徴とする請求項５に記載のシステム。
  7. 【請求項７】 前記第２の出力バススイッチは、第２の電界効果トランジス
    タを有することを特徴とする請求項６に記載のシステム。
  8. 【請求項８】 前記第１及び前記第２の電界効果トランジスタは、前記イン
    タフェースに設けられ、且つ前記半導体デバイス並列試験及びバーンインシステ
    ムは、さらに、前記インタフェースに接続され、前記試験対象の複数の半導体デ
    バイスを含む少なくとも１つの半導体デバイス試験ボードを有することを特徴と
    する請求項７に記載のシステム。
  9. 【請求項９】 前記半導体デバイス並列試験及びバーンインシステムは、さ
    らに、前記インタフェースに接続され、前記試験対象の複数の半導体デバイスを
    含む少なくとも１つの半導体デバイス試験ボードを有し、前記第１及び第２の電
    界効果トランジスタは、前記半導体デバイス試験ボードに設けられることを特徴
    とする請求項７に記載のシステム。
  10. 【請求項１０】 前記第１の電界効果トランジスタは、前記試験対象の複数
    の半導体デバイス及び前記データ出力比較器間でマルチプレクッサ回路に設けら
    れることを特徴とする請求項９に記載のシステム。
  11. 【請求項１１】 前記複数のデータ出力比較器の１つは、マルチプレクッサ
    を介して前記複数の半導体デバイスの各々に結合されることを特徴とする請求項
    １に記載のシステム。
  12. 【請求項１２】 複数の半導体デバイスのバーンイン試験を行なう方法であ
    って、 複数のバーンイン試験信号を前記複数の半導体デバイスの各々の入力に与える
    ステップ、 ラウンドトリップ遅延を実質的に除去するような方法で、データ出力比較器を
    前記複数の半導体デバイスの各々の出力に結合するステップ、及び 前記複数の半導体デバイスの各々からのデータ出力信号を前記データ出力比較
    器へ与えるステップ、 を有することを特徴とする方法。
  13. 【請求項１３】 前記データ出力比較器は、試験対象の複数の半導体デバイ
    スの各々の分離した試験出力接続に近接する入力を有する前記データ出力比較器
    の１つを設けることによってラウンドトリップ遅延を実質的に除去するように結
    合されることを特徴とする請求項１２に記載の方法。
  14. 【請求項１４】 さらに、前記試験対象の複数の半導体デバイスの各々の試
    験出力接続及び前記データ出力比較器間にダイオードクランプを接続するステッ
    プを有することを特徴とする請求項１３に記載の方法。
  15. 【請求項１５】 さらに、前記試験対象の複数の半導体デバイスの各々の試
    験出力接続及び前記データ出力比較器間に第１の出力バススイッチを接続するス
    テップを有することを特徴とする請求項１３に記載の方法。
  16. 【請求項１６】 さらに、第２の出力バススイッチを介して、前記パターン
    発生器及び前記試験対象の複数の半導体デバイスの各々の試験出力接続間に入力
    モードと出力モードで駆動することができる試験装置の入力／出力駆動装置を接
    続するステップを有することを特徴とする請求項１５に記載の方法。
  17. 【請求項１７】 前記第１の出力バススイッチは、第１の電界効果トランジ
    スタを有することを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記第２の出力バススイッチは、第２の電界効果トランジ
    スタを有することを特徴とする請求項１７に記載の方法。
  19. 【請求項１９】 前記第１の電界効果トランジスタは、前記試験対象の複数
    の半導体デバイス及び前記データ出力比較器間でマルチプレクッサ回路に設けら
    れることを特徴とする請求項１８に記載の方法。
  20. 【請求項２０】 前記複数のデータ出力比較器の１つは、マルチプレクッサ
    を介して前記複数の半導体デバイスの各々に結合されることを特徴とする請求項
    １２に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013524249A (ja) * 2010-04-14 2013-06-17 アドバンテスト （シンガポール） プライベート リミテッド 複数の被試験デバイスを試験する装置及び方法
JP2015031691A (ja) * 2013-07-31 2015-02-16 ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． メモリテスト同時判定システム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100294021B1 (ko) * 1998-09-08 2001-07-12 윤종용 메모리모듈의테스트장치
US6651204B1 (en) * 2000-06-01 2003-11-18 Advantest Corp. Modular architecture for memory testing on event based test system
US6717429B2 (en) * 2000-06-30 2004-04-06 Texas Instruments Incorporated IC having comparator inputs connected to core circuitry and output pad
US6563298B1 (en) 2000-08-15 2003-05-13 Ltx Corporation Separating device response signals from composite signals
US6671844B1 (en) * 2000-10-02 2003-12-30 Agilent Technologies, Inc. Memory tester tests multiple DUT's per test site
US6724210B2 (en) * 2001-08-22 2004-04-20 International Business Machines Corporation Method and apparatus for reduced pin count package connection verification
KR100442696B1 (ko) * 2001-12-19 2004-08-02 삼성전자주식회사 반도체 메모리 소자의 병렬 테스트 시스템
DE10236958B4 (de) * 2002-08-13 2006-12-07 Vb Autobatterie Gmbh & Co. Kgaa Verfahren zur Ermittlung der entnehmbaren Ladungsmenge einer Speicherbatterie und Überwachungseinrichtung für eine Speicherbatterie
JP4261432B2 (ja) * 2004-07-09 2009-04-30 株式会社アドバンテスト 半導体試験装置および半導体試験方法
KR100548199B1 (ko) * 2004-07-15 2006-02-02 삼성전자주식회사 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치
KR100798804B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100910869B1 (ko) * 2007-06-08 2009-08-06 주식회사 하이닉스반도체 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치
WO2016173619A1 (en) 2015-04-27 2016-11-03 Advantest Corporation Switch circuit, method for operating a switch circuit and an automated test equipment
WO2016188572A1 (en) 2015-05-27 2016-12-01 Advantest Corporation Automated test equipment for combined signals
US20170125125A1 (en) * 2015-10-30 2017-05-04 Texas Instruments Incorporated Area-efficient parallel test data path for embedded memories

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827437A (en) * 1986-09-22 1989-05-02 Vhl Associates, Inc. Auto calibration circuit for VLSI tester
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
JP2956913B2 (ja) 1991-05-15 1999-10-04 株式会社アドバンテスト Ｉｃ試験装置
EP0542321A3 (en) 1991-09-23 1993-06-09 Schlumberger Technologies, Inc. Method and circuit for controlling voltage reflections on transmission lines
DE4314324C1 (de) 1993-04-30 1994-07-28 Siemens Ag Verfahren zum kollisionsfreien Testbetrieb eines Prüflings
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
US5794175A (en) 1997-09-09 1998-08-11 Teradyne, Inc. Low cost, highly parallel memory tester
US6133725A (en) * 1998-03-26 2000-10-17 Teradyne, Inc. Compensating for the effects of round-trip delay in automatic test equipment

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013524249A (ja) * 2010-04-14 2013-06-17 アドバンテスト （シンガポール） プライベート リミテッド 複数の被試験デバイスを試験する装置及び方法
JP2015031691A (ja) * 2013-07-31 2015-02-16 ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． メモリテスト同時判定システム

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