JPH01138477A - 回路試験装置 - Google Patents

回路試験装置

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JPH01138477A
JPH01138477A JP62296995A JP29699587A JPH01138477A JP H01138477 A JPH01138477 A JP H01138477A JP 62296995 A JP62296995 A JP 62296995A JP 29699587 A JP29699587 A JP 29699587A JP H01138477 A JPH01138477 A JP H01138477A
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和彦 佐藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば半導体婁積回路素子に組込まれたディ
ジタル回路を試験−することに適した回路試験装置に関
する。
「従来の技術」 第６図に回路試験装置の全体の構成を示す。図中１００
は被試験回路を示す。この被試験回路１００は例えばＩ
Ｃ化されたメモリ或はロジック回路等とすることができ
る。
この被試験回路１００にはパターン発生器２００から試
験パターン信号ＣＰが与えられる。パターン発生器２０
０は試験パターン信号ＣＰの他に期待値パターン信号Ｅ
’Ｘ　Ｐを出力し、この期待値パターン信号ＥＸＰを論
理比較器群４００（二与え、この論理比較器群４００で
被試験回路１００の応答出力信号と期待値パターン信号
ＥＸＰとを比較し、その一致、不一致を出力端子５００
に出力［２、必要に応じてその判定出力を不良解析メモ
！７６００に記憶させ、不良解析を行なうことができる
ように構成されている。
尚、被試験回路１００と論理比較器群４００との間には
レベル比較器３００が設けられ、このレベル比較器３０
０で被試験回路１００の応答出力信号のレベルが正規の
Ｈ論理レベル比較器或は正規のし論理レベルＶＯＬを具
備しているか否かを判定し、正規の論理レベルＶＯ）ｆ
又はＶＯＬを具備している場合にだけ応答出力が得られ
たものとして信号を出力し、その信号を論理比較器群４
００に与えて論理比較を行なうようになっている。
レベル比較器３００及び論理比較器群４００は被試験回
路１００の出力端子の数だけ論理比較器が設けられる。
、ＬＳＩのようなＩＣを試験できるようにするためには
レベル比較器３００及び論理比較器はＬＳＩのビン数に
対応して数１００組程（９）用意される。
ところで被試験回路１００の応答速度が速いものと遅い
ものを選別するために従来より論理比較器群４００にお
いて論理判定出力信号の有無を検出する信号検出回路を
複数設け、この複数の信号検出回路にタイミングを異に
するストローブ信号を与え、このストローブ信号の供給
時点で論理判定出力信号の有無を判定し、例えば続出指
令を与えてから♀いタイミングで論理判定出力信号が存
在するか、遅いタイミングで論理判定出力信号が存在す
るか否かを見て回路の応答速度が速いか遅いかを選別す
ることができる構造としたものがある。
第７図にその一例を示す。図中３００はレベル比較器、
４００は論理比較器群を示す。レベル比較器３００は一
つの入力・端子３０１に対して二つのコンパレータ３０
２，３０３を何し、入力端子３Ｃ）】に悸えられる被試
験回路１００（第６図参照）から与えられる応答出力信
号をこの二つのコンパレータ３０２．３０３の各一方の
入力端子に与える。二つのコンパレータ３０２と３０３
の各他方の入力端子には正規の論理レベルを規定する直
流電圧ＶＯＨとＶＯＬが与えられ、入力される応答出力
信号のパルスの尖頭値がこの直流電圧ＶＯＨ。
ＶＯＬを越えるか否かを判定する。
尚、正極性の直流電圧■。Ｈが与えられたコンパレータ
３０２は被試験回路１００が正論理信号で動作する場合
に用いられ、負極性の直流電圧■。Ｌが与えられたコン
パレータ３０３は被試験回路１００が負論理信号で動作
する場合に用いられる。
図の例は正論理信号を取扱う場合について示している。
論理比較器群４００には論理比較器４０１と、この論理
比較器４０１の出力がどのタイミングで発生するかを見
る複数の信号検出回路４０２．４０３を設ける。この例
では信号検出回路を４０２と４０３の二つ設けた場合を
示す。
論理比較器４０１は例えばアンドゲートによって構成す
ることができ、その一つの入力端子４０４にレベル比較
器３００から出力される応答出力信号を与え、入力端子
４０５に期待値信号ＥＸＰを与え、他の一つの入力端子
４０６に論理比較を行なうか否かを制御する信号ＣＰＥ
を与える。これらの人力信号が全てＨ論理となったとき
論理比較器４０１はＨ論理の論理判定出力信号を出力す
る。
この論理判定出力信号は例えばＤ型フリップフロップ（
＝よって構成することができる二つの信号検出回路４０
２と４０３の各データ入力端子りに与えられ、クロック
入力端子ＣＫＩ＝与えられるストローブパルス５ＴＲＢ
Ｉと５ｊＲＢ２によって規定されるタイミングにおいて
論理判定出力信号が存在するか否かを検出する。
尚、４０７．４０８は遅延素子を示し、この遅延素子４
０７．４０８で論理比較器４０１の遅れ時間に相当する
時間だけ遅らせ、タイミングを合せるようにしている。
ここでストローブパルス５ＴＲＢＩと５ＴＲＢ２はオア
ゲート４０９を通じてレベル比較器３００（二送られ、
レベル比較器３００を構成するコンパレータ３０２に与
えてストローブパルス５ＴＲＢ１と５ＴＲＢ２が存在す
る時間だけレベル比較出力信号を出力するようにしてい
る。つまりコンパレータ３０２．３０３にはセンスアン
プが用いられ、ストローブパルス５ＴＲＢＩと５ＴＲＢ
２が与えられている時間だけレベル比較出力信号を出力
するようにしている。
このように複数の信号有無検出回路４０２゜４０３を用
意することによって、被試験回路１００の動作が正常か
否かを判定し、更に一度の試験で被試験回路１００の応
答速度分布を複数の領域に分類することができる。
つまり第８図に示す応答速度分布特性に対してストロー
ブパルス５ＴＲＢＩと５ＴＲＢ２の発生タイミングをＴ
１とＴ２に設定したとすると、このタイミングＴ１とＴ
２によって応答が速い分布領域Ａと、通常の応答速度の
分布領域゛Ｂと、応答が遅い分布領域Ｃとに分割するこ
とができ、例えばストローブパルス５ＴＲＢ１と５ＴＲ
Ｂ２の双方で論理判定出力信号の存在を検出した場合は
その被試験回路は領域Ａの応答速度領域に属しているこ
とが解る。
またストローブパルス５ＴＲＢＩは信号の無を検出し、
ストローブパルス５ＴＲＢ２は信号の有りを検出した場
合は通常の応答速度の分布領域Ｂに属することが解る。
またストローブパルス５ＴＲＢＩと５ＴＲＢ２の双方が
信号の無を検出した場合は領域Ｃに属することが解る。
これらの分類は出力端子４１１と４１２シニ出力される
論理信号によって行なうことができる。
［この出願の第１の発明が解決しようとする問題点］ 第７図に示した構造においてオアゲート４０９を通じて
タイミングが異なる二つのストローブパルス５ＴＲＢＩ
と５ＴＲＢ２をオアゲート４０９で重畳し、一つの時系
列信号に変換し、この時系列信号をコンパレータ３０２
．３０３に与えている。
このため二つのストローブパルス５ＴＲＢＩと５ＴＲＢ
２を接近できる１仮界は、オアゲート４０９の回路構造
等によって１０ナノ秒以上となり、これ以上接近させる
とストローブパルスの相互がつながって一つのパルスに
なってしまう。このため応答出力信号の立とり、立下り
の検出がストローブパルスの間で検出できないことにな
る。　・最近のメモリ素子は高速化され、立上り（二要
する時間ＴＡＡが１０〜２５ナノ秒程度の素子がある。
このような高速応答形の素子を試験するには２〜５ナノ
秒間隔に近すけて試験しなければならない。
従来の方法ではストローブパルスをこのような時間まで
近ずけることができない欠点がある。従って高速応答型
回路の分類を行なうことができない不都合が生じる。
つまり高速応答型回路の場合、信号の立上り、立下りに
要する時間が１０〜２５ナノ秒程度になるとストローブ
パルス５ＴＲＢＩと５ＴＲＢ２の時間差は２〜５ナノ秒
程度に設定しなければならない。
従って従来の回路構造によっては立上り、立下りに要す
る時間が１０〜２５ナノ秒程度となる高速応答型回路の
応答速度の分布を一度の試験で分類できない欠点がある
。
「この出願の第２の発明が解決しようとする問題点」 一方、応答速度の分布を分類する試験とは別に、試験装
置の動作周期より短かい周期の信号を出力する被試験回
路１００が存在したとすると、この被試験回路の動作を
試験するには従来はビンマルチプレックス方式で試験を
行なっている。
このビンマルチプレックス方式とは第９図に示すように
レベル比較器３００の出力信号を複数のチャンネルＣＨ
，，ＣＨ２に設けた論理比較器４０１Ａと４０１Ｂに与
え、この複数の論理比較器４０１Ａと４０１Ｂで通常の
速度を持つ期待値信号ＥＸＰ　１とＥＸＰ２で論理比較
を行なう。この比較結果は各チャンネルＣＨ１，ＣＨ２
に設けた信号有無検出回路４０２Ａ、４０２Ｂに与えら
れ、ストローブパルス５ＴＲＢＩと５ＴＲＢ２のタイミ
ングで信号の宵無を検出する方式である。
このビンマルチプレックス方式によれば被試験回路から
第１０図Ａに示すように試験装置の１テストサイクルＴ
Ｍ内に例′えピ′２回変化する応答信号ＰＡ、　ｐＢ、
　ｐｃ　、　ｐＤ・・・が出力されたとすると、この応
答出力信号２人、　ＰＢ、　、ｐｃ・・・がレベル比較
器３００を通じて二つのチャンネルＣＨ，，ＣＨ２に設
けた論理比較器４０１Ａ、４０１Ｂに与えられる。
各論理比較器４０１Ａ、４０１Ｂには第１０（８）Ｄと
Ｅに示す通常の速度（周期ＴＭ）で変化する期待値信号
ＥＸＰ、、、　ＥＸＰ１□・・・・及びＥＸＰ２．　。
ＥＸＰ２□・・・・が与えられ、また他の入力端子に論
理比較をするか否かを制御する信号ＣＰＥＩとＣＰＥ２
が与えられ、通常の速度の２倍の速度の応答出力信号Ｐ
Ａ、ＰＢ、ＰＣ・・・と２系統の期待値信号ＥＸＰ１０
．　ＥＸＰ１□・・・・・、、ＥＸＰ２、。
ＥＸＰ２□・・・・が別々の論理比較器４０１Ａと４０
１Ｂで比較され、その比較結果が信号検出回路４０２Ａ
と４０２Ｂに与えられる。
信号検出回路４０２Ａと４０２Ｂに第１０図ＢとＣに示
すストローブパルス５ＴＲＢ１と５ＴＲＢ２が与えられ
、出力端子４１１Ａから第１０（８）Ｆに示す論理判定
出力信号ＰＡＡ　、ｐｃｃ　、Ｐ■・・・と出力端子４
１１Ｂから第１０図Ｇに示す論理判定出力信号ＰＢＢ　
、ＰＤＤ　−ＰＦＦ・・・が出力される。
このようにして論理判定出力信号ＰＡＡ　、ｐｅａ　、
ＰＥＥ。
・・・及びＰＢＢ　、ＰＤＤ　、ＰＦＦ・・・は試験装
置の通常の速度となり、不良解析メモリ等への書込み及
び各種の判定動作等に利用することができる。
（ビンマルチプレックス方式の欠点） このマルチフーレノクス方式は第９図に示したように被
試験回路の一つの出力端子から出力される応答出力信号
を複数のチャンネルＣＨ，とＣＨ２を利用して論理判定
を行なう方式であるため、使用するチャンネルの数が応
答出力信号の速度倍必要となる欠点がある。つま０被試
験回路の出力端子数に対して少なくともその倍の数のチ
ャンネルを設けなくてはならないため、それだけ装置の
規模が犬きくな１）、これに伴なってコストも高くなる
欠点がある。
「この出願の第３の発明が解決しようとする問題点」 更に例えばメモリの不良解析を行なう場合、試験の条件
を変える場合の各々のメモリセルの良否を分類したい場
合がある。
例えばアクセスタイムｂで不良を示すセルと良となるセ
ルを分類し、更にアクセスタイムｂで良となったセルの
中でアクセスタイムｃ（ｃ＜ｂ）で不良となるセルと良
となるセルを分類し、更（ニアクセスタイムＣで良とな
ったセルの中でアクセスタイムｄ（ｄ＜ｃ）で不良とな
るセルと良となるセルを分類したい場合がある。
このような分類を行なう場合、アクセスタイムｂ、ｃ、
ｄがそれぞれ例えばｄ：２５ナノ秒、Ｃ：３０ナノ秒、
ｂ＝３５ナノ秒とすると、第７図及び第９図に示した従
来の試験装置ではストローブパルス５ＴＲＢ１と５ＴＲ
Ｂ２を５ナノ秒の間隔に接近させることができないから
、各試験条件を変えて１回ずつ試験を行なわなければな
らない。
従って従来は以下に説明するように４回試験を行なわな
ければならない。
（１回目） 第１１図に示すように論理比較器３００に与えるストロ
ーブパルス５ＴＲＢＩと５ＴＲＢ２をそれぞれ試験条件
すとして３５ナノ秒のタイミング位置に設定し、条件す
の試験を行なう。この試験条件すで不良となったセルの
位置を不良解析メモリ６００の記憶領域６００Ａに記憶
する。
（２回目） 第１２図に示すように論理比較器３００に与えるストロ
ーブパルス５ＴＲＢＩと５ＴＲＢ２を試験条件Ｃとして
３０ナノ秒のタイミング位置に設定し、条件Ｃの試験を
行なう。この試験によって不良解析メモリ６００の記憶
領域６００Ｂに試験条件Ｃで不良となるセルの位置を記
憶する。
（３回目） 第１３図に示すように論理比較器３００に与えるストロ
ーブパルス５ＴＲＢＩと５ＴＲＢ２を試験条件Ｃとして
３０ナノ秒のタイミング位置に設定し、条件Ｃの試験を
行なう。このとき不良解析メモリ６００の記憶領域６０
０Ａに記憶した試験条件すで不良となったセルの位置を
読出し、そのセルの位置で論理比較を禁止させ（マスク
させ）条件すで良となったセルの中で条件Ｃで不良とな
るセルの位置を不良解析メモリ６００の記憶領域６００
Ｃに記憶する。
（４回目） 第１４図に示すように論理比較器３００に与えるストロ
ーブパルス５ＴＲＢ１と５ＴＲＢ２を試験条件ｄとして
２５ナノ秒のタイミング位置に設定し、条件ｄの試験を
行なう。このとき不良解析メモリ６００の記憶領域６０
０Ｂから試験条件Ｃにおいて不良となったセルの位置を
読出し、この不良セルの位置情報を論理比較器３００に
マスク信号として与え、試験条件Ｃで不良となったセル
を試験対象から除いた状態で条件ｄの試験を行なう。こ
のとき不良となるセルの位置を不良解析メモリ６００の
記憶領域６００Ｄに記憶する。
このように４回に分けて条件す、ｃ、ｄの試験を行なう
ことにより不良解析メモリ６００の記憶領域６００　Ｃ
Ｃ試験条件すで良となったセルの中で試験条件Ｃで不良
となったセルの位置情報を得ることかでき、また不良解
析メモリ６００の記憶領域６００Ｄに試験条件Ｃで良と
なったセルの中で試験条件ｄで不良となったセルの位置
情報を得ることができる。
このようにして従来は高速応答形のメモリのアクセスタ
イムを分類する場合に各試験条件ｂ　、　ｃ。
ｄ毎に試験を行なわなければならないため試験に要する
時間が長く掛る欠点がある。
この出願の第３の目的は試験条件が多種にわたって付さ
れても短時間に試験“を行なうことができる回路試験装
置を提供するにある。
「問題点を解決するための手段」 この出願の第１の発明では、 被試験回路に試験信号を与え、その応答出力信号を期待
値信号と比較し、その一致不一致を検出して回路の良否
を判定する回路試験装置において、各チャンネルに設け
られ、応答出力信号を取出す複数の信号検出回路と、 この複数の信号検出回路に各別にストローブパルスを与
える独立した複数の信号路と、複数の信号検出回路で検
出した信号が与えられて期待値信号と論理比較し、期待
値に対して一致、不一致を判定する複数の論理比較器と
、によって回路試験装置を構成したものである。
この第１の発明によれば信号取出回路を複数設け、この
複数の信号取出回路において、独立した信号路を通じて
ストローブパルスを与えて異なるタイミングで応答出力
信号を取出す構成としたから、各信号路を通じて与える
ストローブパルスの時間差な極く小さい時間差にまで接
近させることができる。よって高速応答型の回路を試験
する場合でもストローブパルスのタイミングを接近させ
ることができるため各信号取出回路において応答時間の
差を小さい時間差で分類することができる。
この結果、高速応答型の回路でも一度の試験で応答時間
の違いをｉ数の区分（二分類することができる。
この出願の第２の発明では、 被試験回路に試験信号を与え、その応答出力信号を期待
値信号と比較し、その一致不一致を検出して回路の良否
を判定する回路試験装置において、被試験回路から出力
される応答出力信号な取出丁複数の信号検出回路と、 この複数の信号検出回路に別々にストローブパルスを与
える複数の信号路と、 別々に設けられた信号検出回路から取出される信号を期
待値信号と比較する複数の論理比較器と、この複数の論
理比較器のそれぞれに与える期待値信号を設定する切替
回路と、 によって回路試験装置を構成したものである。
この第２の発明の構成によれば一つの応答出力信号系に
論理比較器が別々に複数段けられ、この複数の論理比較
器に別々に期待値信号を与えることができるから、仮に
被試験回路から応答出力信号の周期が回路試験装置の１
テストサイクルより整数分の１の周期の信号が出力され
ても、複数の論理回路で別々に応答出力信号の各周期毎
に論理比較を行なうことができる。
よって従来のピンマルチプレックス方式を用いなくても
回路試験装置の動作速度より数倍速い速度で被試験回路
を試験することができる。
この出願の第３の発明では、 被試験回路に試験信号を与え、その応答出力信号を期待
値信号と比較し、その一致来一致を検出して回路の良否
を判定する回路試験装置において、被試験回路から出力
される応答出力信号を取出す複数の信号検出回路と、 この複数の信号検出回路・に別々に独立したストローブ
パルスを与える複数の信号路と、別々に設けられ信号検
出回路から取出される信号を期待値信号と比較する複数
の論理比較器と、この複数の論理比較器のそれぞれに与
えるマスクデータを設定する信号切替回路とによって回
路試験装置を構成したものである。
この第３の発明の構成によれば高速応答型メモリのよう
な回路の応答速度を分解能よく複数の区分に分類するこ
とができる。これと共に各別に設けた不良解析メモリか
ら別々にマスクデータを与えることができるから一度の
試験で複数の試験条件に関しての試験結果を得ることが
できる。
「実施例」 第１図にこの発明の一実施例を示す。図中３００はレベ
ル比較器を示し、入力端子３０１に被試験回路（特に図
示しない）から応答出力信号が与えられ、その応答出力
信号のＨ論理レベル及びＬ論理レベルが正規のレベルに
なっているか否かを比較判定する。
レベル判定された応答出力信号は論理比較器群４００に
与えられる。この論理比較器群４００において期待値デ
ータＥＸＰ、、ＥＸＰ２．ＥＸＰ３・・・・と比較され
、その一致不一致暑検出する。
この出願の第１の発明においては論理比較器群４００の
各チャンネルＣＨｌ　−ＣＨｚ　、　ＣＨ３・・・に複
数の信号検出回路４０２と４０３及び複数の論理比較器
４０１Ａ、４０１Ｂを設け、複数の信号検出回路４０２
と４０３で別々の伝送路４１５と４１６を通じて送られ
て来るストローブパルス５ＴＲＢ１と５ＴＲＢ２によっ
て応答出力信号の伺無を判定し、その判定結果が更に論
理比較器４０２Ａと４０２Ｂで期待値信号ＥＸＰ、、Ｆ
：ＸＰ２と比較される。
信号検出回路４０２．４０３はこの例ではセンスアンプ
４０２Ａ及び４０３ＡとＤ型フリップフロッグ４０２Ｂ
及び４０３Ｂとによっ℃構成することができる。つまり
センスアンプ４０２　Ａ　。
４０３Ａの各出力端子をＤ型フリノフ”フσノグ４０２
Ａ、４０３Ｂのデータ入力端子りに接続し、センスアン
プ４０２Ａ、４０３Ｂの各ストローブ入力端子に別々の
信号系路４１５．４１６を通じてストローブパルス５Ｔ
ＲＢＩと５ＴＲＢ２を供給する。こ軌と同時にストロー
ブパルス５ＴＲＢ　１　と５ＴＲＢ２はＤ型フリップフ
ロップ４０２Ｂ、４０３Ｂの各クロック入力端子に与え
られ、このＤ型フリップフロップ４０２Ｂ、４０３Ｂに
し芯答伯′号のｆ１無をラッチできるように構成した場
合を示Ｔ。
Ｄ型フリップフロノ１４０２Ｂ、４０３Ｂの各出力端子
は論理比較器４０１Ａと４０１Ｂを構成するアンド回路
の一つの入力端子に与えられる、各チャンネルＣＨ，，
ＣＩ（２，ＣＨ３・・・に設けた論理比較器４　ｎ　Ｉ
　Ａ　、　４０　］、　Ｂを構成下るアンド回路の他の
一つの入力端子には、各チャンネルＣＨ１，ＣＨ２，Ｃ
Ｈ３・・・の入力端子４０５から与えられる期待値信号
ＥＸＰ、、ＥＸＰ２．ＥＸＰ３・・・を供給し、期待値
信号ＥＸＰ、、ＥＸＰ２゜ＥＸＰ３・・・と各応答出力
信号が一致するか否かを判定する。
この出願の第２の発明では少なくとも二つのチャンネル
例えばＣＨｌとＣＨ２に設けた論理比較器４０１Ｂに対
し、信号切替回路４１７を設け、この切替回路４１７に
よって二つのチャンネルに設けた一方の論理比較器４０
１Ｂに与える期待値信号をＥ　Ｘ　Ｐ、とＥＸＰ２の何
れかを選択して与えることができるように構成した点を
特徴とするものである。
つまり信号切替回路４１７を設けたことによりチャンネ
ルＣＨ１の一方と他方の論理比較器４０１Ａ及び４０１
Ｂに期待値信号Ｅ　Ｘ　Ｐｌを与える状態と、−万の論
理比較器４０１Ａに期待値信号Ｅ　Ｘ　Ｐ、を与え、他
方の論理比較器４０１Ｂに期待値信号Ｅ　Ｘ　Ｐ２を与
える状態に設定することができる。またチャンネルＣＨ
２の論理比較器４０１Ａと４０１Ｂに対しても期待値信
号ＥＸＰ２を与える状態と、期待値信号ＥＸＰ２を論理
比較器４０１Ａに与え、期待値信号ＥＸＰ１を論理比較
器４０１Ｂに与える状態とを設定できる。
この出願の第３の発明では各チャンネルＣＨ，。
ＣＨ２・・・に設けた複数の論理比較器４０１Ａ。
４０１Ｂに対し不良解析メモリ６００から読出したマス
クデータを任意の論理比較器に供給できるようにマスク
データ切替回路４１８を設けた構成としたものである。
つまり不良解析メモリ６００には複数の記憶領域６００
Ａ、６００Ｂ、６００Ｃ，６００Ｄを有し、これら複数
の記憶領域６００Ａ〜６００Ｄから読出されたマスクデ
ータをどの論理比較器４０１Ａ。
４０１Ｂに与えるかを設定するマスクデータ切替回路４
１８を設ける。
従ってこのマスクデータ切替回路４１８を設けたことに
より不良解析メモリ６００の複数の記憶領域６００八〜
６００Ｄから読出されるマスクデータを各チャンネルＣ
Ｈ１，ＣＨ２，ＣＨ３・・・に設けた論理比較器４０１
Ａ、４ｎｌＢの何れに与えるかを選択してその選択した
状態を設定することができる。
尚、４１９．４２０は同様の信号切替回路を示す。この
信号切替回路４１９．４２０は端子４２１゜４２２．４
２３．４２４に与えられる論理判定をする、しないを決
める信号ＣＰＥＩ　、ＣＰＥ２　。
ＣＰＥ３　、ＣＰＥ４を選択してゲート４２５゜４２６
に与え、必要ｌ二応じて一方の論理比較器４０１Ａ又は
４０１Ｂの双方で論理判定する状態と、何れか一方で論
理判定を行なう状態に設定できるように構成した場合を
示す。
上述したこの出願の第１の発明によれば信号検出回路４
０２と４０３に別々の信号路４１５゜４１６を通じて独
立したストローブパルスＳ　Ｔ　ＲＢｌと５ＴＲＢ２を
与える構造としたから、ストローブパルス５ＴＲＢＩと
５ＴＲＢ２のタイミングの時間差を接近させても信号検
出回路４０２と４０３は互に干渉することなく被試験回
路の応答出力信号の立上り又は立下りの有無を極く短か
い時間差の範囲内で検出することができる。
よって第２図に示すように立上りに要する時間が１０ナ
ノ秒程度の高速応答型回路の応答信号でもストローブパ
ルス５ＴＲＢＩと５ＴＲＢ２の時間差を５ナノ秒程度に
設定すれば立上りの有無を高分解能で検出することがで
きる。
この結果、−度の試験で高速応答型回路の応答速度を分
解能よく分類することができる。
またこの出願の第２の発明によれば期待値信号ＥＸＰ、
、ＥＸＰ２を二つのチャンネルＣＨ１，ＣＨ２に設けた
論理比較器４ｎｌＡ、４０１Ｂの何れにも供給できるよ
うに構成したから、二つのストローブパルス５ＴＲＢＩ
と５ＴＲＢ２で検出した信号を論理比較器４０１Ａ、４
０１Ｂで別々に比較することができる。
よって例えば第３図に示すように被試験回路から出力さ
れる応答信号の周期Ｔｓが試験装置の１テストサイクル
ＴＭの１／２であったとしても、各データｐＡ、　ｐＢ
、　Ｐｃ・・・の有無！ストロープパルス５ＴＲＢＩと
５ＴＲＢ２で交互に検出し、その検出した信号ＦＡＡ　
、　ｐｃｃ　”　”　”とＰＢＢ　、ＰＤＤ　’　”　
”（第３図り、Ｅ参照）を別々に論理比較器４０１Ａと
４０１Ｂで論理比較することができるから、実質的に回
路試験装置を倍の速度で動作させたことと等価となる。
この倍速動作を実現する従来のマルチプレックス方式に
よれば一つの応答出力信号を論理比較するために、二つ
のチャンネルに設けた論理比較器を用いたが、この出願
の第２の発明では一つのチャンネルに信号検出回路と論
理比較器ｔそれぞれ二つ設けた点と、二つの信号検出回
路４０２゜４０３を独立したストローブパルス５ＴＲＢ
Ｉと５ＴＲＢ２で信号を検出させるように構成するだけ
でよいため試験装置全体の回路規模をそれ程太きくしな
いで高速試験を行なうことができる。
この出願の第３の発明によれば各チャンネルＣＨ１，Ｃ
Ｈ２，ＣＨ３・・・にそれぞれ二つの論理比較器４０１
Ａ、４０１Ｂを設け、これら二つの論理比較器４０１Ａ
、４０１Ｂに複数の記憶領域６００Ａ〜６００Ｄから読
出されるマスクデータを選択的に与えることができるか
ら一度の試験で複数の分類を行なうことができる。
つまり第３の発明が解決すべき問題で説明したように従
来は試験条件す、ｃ、ｄのそれぞれで不良となるメモリ
セルな分類するには４回試験を行なう必要があったが、
この出願の第３の発明によれば２回の試験で同様の分類
を行なうことができる。
その理由をン°下に説明する。
各チャンネルＣＨ１，ＣＨ２，ＣＨ３・・・には二つの
信号検出回路４０２，４０３と、二つの論理比較器４０
１Ａ、４０１Ｂが設けられ、マスクデータ切替回路４１
８によってこれら二つの論理比較器４０１Ａ、４０１Ｂ
に別々に記憶したマスクデータを与えることができる。
この結果、第１回目の試験で第４図に示すように信号検
出回路４０２側でストローブパルス５ＴＲＢＩのタイミ
ング設定により試験条件すを付して試験を行ない、信号
検出回路４０３側で条件Ｃを付して試験を行なうことが
できる。
この試験結果は不良解析メモリ６００の記憶領域６００
Ａと６００Ｂに記憶させることができる。
第２回目の試験では第５図に示すように不良解析メモリ
６００の記憶領域６００Ａに記憶した条件すで不良にな
ったメモリセルの位置をマスクデータとして読出し、こ
のマスクデータをマスクデータ切替回路４１８を通じて
論理比較器４０１Ａに与える。
これと共にこの論理比較器４０１Ａの前段に設けられる
信号検出回路４０２に与えるストローブパルス５ＴＲＢ
Ｉのタイミングの選定により試験条件Ｃを設定する。
また信号検出回路４０３に与えるストローブパルス５Ｔ
ＲＢ２のタイミングの選定（二上って試験条件ｄを設定
し、この試験条件ｄで検出した信号を論理比較器４０１
Ｂに与える。論理比較器４０１Ｂでは記憶領域６００Ｂ
に記憶した試験条件Ｃで不良になったセルの位置データ
ンマスクデータとして読出し、このマスクデータをマス
クデータ切替回路４１８の切替によって論理比較器４０
１Ｂに与える。
このようにして二つの論理比較器４０１Ａと４０１Ｂで
平行して条件Ｃと条件ｄ−４付し、且つ記憶領域６００
Ａと６００Ｂから読出されるデータによってマスクしな
がら試験することができる。
その試験結果を不良解析メモリ６００の記憶領域６００
Ｃと６００Ｄに記憶する。
このようにして記憶領域６００（：ｌ：＠込まれたデー
タは試験条件すで良であったメモリセルの中で試験条件
Ｃで不良になったセルのデータである。
また記憶領域６００Ｄに取込まれたデータは試験条件Ｃ
で良であったメモリセルの中で試験条件ｄで不良のセル
のデータを示す。
従って記憶領域６００Ａには試験条件すで不良になった
メモリセル位置のデータが収納され、記憶領域６００Ｂ
には試験条件Ｃで不良になったメモリセル位置のデータ
が記憶されていることから２回の試験によって４種類の
分類を行なうことができる。
「発明の効果」 以上説明したようにこの出願の第１の発明によれば各チ
ャンネルに複数の信号検出回路４０２゜４０３を設け、
これら複数の信号検出回路４０２゜４０３に別々に設け
たストローブパルス供給路４１５．４１６を通じてスト
ローブパルス５ＴＲＢ　１と５ＴＲＢ２を別々に供給す
る構成としたからストローブパルス５ＴＲＢＩと５ＴＲ
Ｂ２の時間間隔をゼロにまで近接させて信号の有無を検
出することができる。よって高速応答型の回路から出力
される立上りの急峻な応答出力の立上りのタイミングを
高分解能で検出することができ、−度の試験で応答速度
の分布を複数の区分に分類することができる。
更にこの出願の第２の発明によれば信号検出回路４０２
と４°０３が互に独立したストローブパルス５ＴＲＢ　
１と５ＴＲＢ２で動作することに加えて、二つの信号検
出回路４０２と４０３から出力される検出信号を別々に
二つの論理比較器で論理比較すると共に、この二つの論
理比較器の双方に信号切替回路４１７を通じて期待値信
号ＥＸＰＩ。
ＥＸＰ２を別々に与えることができる。
この結果、被試験回路が上述の実施例では試験装置のテ
ストサイクルの２倍の周波数を持つ応答信号を出力して
も、１テストサイクル内に出力される二つの応答出力を
信号検出回路４０２と４０３で別々（＝検出し、その検
出結果を論理比較器４０１Ａと４０１Ｂで別々に論理比
較を行なうことができる。
よってピンマルチプレクサのように二つのチャンネルの
論理比較器を用いなくても２倍の速度の試験を行なうこ
とができ、試験に要する時間を短縮することができる。
更にこの出願の第３の発明によれば信号切替回路４１８
によって不良解析メモリ６００の記憶領域から読出され
るマスクデータを二つの論理比較器４０１Ａと４０１Ｂ
の何れにも選択的に与えることができるから、各試験条
件に応じてマスクデータを希望する論理比較器に与える
ことができる。
従って各チャンネルにおいて二つの論理比較器に別々に
マスクデータを与えることができるから一度の試験で二
つの試験条件を付して分類を行なうことができる。よっ
てこの第３の発明でも試験時間を短縮できる利点が得ら
れる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、第２図
はこの出願の第１の発明の詳細な説明するだめの波形図
、第３図はこの出願の第２の発明の詳細な説明するだめ
の波形図、第４図及び第５図はこの出願の第３の発明の
詳細な説明するためのブロック図、第６図は回路試験装
置の全体の構成を説明するためのブロック図、第７図は
従来の回路試験装置の構成を説明するためのブロック図
、第８図は回路試験装置における被試験回路の分類方法
を説明するためのグラフ、第９図は従来の回路試験装置
のマルテフ゛レクス方式の動作を説明するためのブロッ
ク図、第１０囚はマルチプレクス方式の動作を説明する
ための波形図、第１１図乃至第１４図は従来の回路試験
装置で被試験回路の動作特性を分類する方法を説明する
ためのブロック図である。 特許出願人　　株式会社　アトパンテスト代　　理　　
人　　　草　　　野　　　　　卓才　５　図 禾　８図 ＞１０図 第１１　　図

Claims (3)

    【特許請求の範囲】
  1. （１）Ａ、被試験回路に試験信号を与え、その応答出力
    信号を期待値信号と比較し、その一致不一致を検出して
    回路の良否を判定する回路試験装置において、 Ｂ、各チャンネルに設けられ、応答出力信号を取出す複
    数の信号検出回路と、 Ｃ、この複数の信号検出回路に各別にストローブパルス
    を与える独立した複数の信号路と、Ｄ、上記複数の信号
    検出回路で検出した信号が与えられて期待値信号と論理
    比較し、期待値に対して一致、不一致を判定する複数の
    論理比較器と、 を設けて成る回路試験装置。
  2. （２）Ａ、被試験回路に試験信号を与え、その応答出力
    信号を期待値信号と比較し、その一致不一致を検出して
    回路の良否を判定する回路試験装置において、 Ｂ、被試験回路から出力される応答出力信号を取出す複
    数の信号検出回路と、 Ｃ、この複数の信号検出回路に別々に独立したストロー
    ブパルスを与える複数の信号路と、Ｄ、別々に設けられ
    た信号検出回路から取出される信号を期待値信号と比較
    する複数の論理比較器と、 Ｅ、この複数の論理比較器のそれぞれに与える期待値信
    号を選定する信号切替回路と、 を設けて成る回路試験装置。
  3. （３）Ａ、被試験回路に試験信号を与え、その応答出力
    信号を期待値信号と比較し、その一致不一致を検出して
    回路の良否を判定する回路試験装置において、 Ｂ、被試験回路から出力される応答出力信号を取出す複
    数の信号検出回路と、 Ｃ、この複数の信号検出回路に別々に独立したストロー
    ブパルスを与える複数の信号伝送路と、 Ｄ、別々に設けられた信号検出回路から取出される信号
    を期待値信号と比較する複数の論理比較器と、 Ｅ、この複数の論理比較器のそれぞれに与えるマスクデ
    ータを選定するマスクデータ切替回路と、 を設けて成る回路試験装置。
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