JP3710639B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同一機能を有する複数の機能モジュールを備えた半導体装置に関する。
【０００２】
【従来の技術】
従来システムプロセッサに多く見られるように、同一機能を有する回路（以下、機能モジュールと呼ぶ）、例えば同一機能のＣＰＵを複数搭載している半導体装置は少なくない。これらの半導体装置の複数の機能モジュールを合理的にテストする方法として、従来では以下に示す２つの方法が取られていた。
【０００３】
第１の方法は、同じテストをその機能モジュール数分繰り返し行う方法である。この方法の長所は、それぞれの機能モジュール毎にテストを繰り返し行うため、機能モジュールの個数に関係なくテスト入力、テスト出力の外部入出力ピンを共有することができる点にある。ゆえに、外部ピンの少数化を図ることができる。一方短所は、テストの繰り返し数分だけテスト時間が長くなるという点であり、機能モジュール数が増えると多くのテスト時間がかかることになる。
【０００４】
第２の方法は、テストを並列に行う方法である。この方法の長所は、機能モジュールの個数に関係なく全体のテスト時間が機能モジュール１個分のテスト時間で済み、先の方法に比べてテスト時間が短かくなるという点である。一方短所は、同時に複数の機能モジュールの入出力が必要になるため、機能モジュールの個数に応じてテスト入出力ピンの数が増加してしまう点である。
【０００５】
例えば、図５に示すように、同一機能を有する４つの機能モジュールＭ１〜Ｍ４を含む半導体装置において、それぞれの機能モジュールＭ１〜Ｍ４に対してテスト入力１〜４、テスト出力１〜４が必要となり、それぞれのテスト入力１〜４、テスト出力１〜４に対応してテスト入出力ピンが必要になる。したがって、この方法にあっては、それぞれの機能モジュールのテストにかかるテスト時間、ならびに入出力ピン数が少ない場合はそれほど大きな問題とはならないが、複雑な機能の機能モジュールを多数搭載した場合等は、必要なテスト時間、入出力ピン数が膨大になり、大きな問題となっていた。
【０００６】
【発明が解決しようとする課題】
以上説明したように、半導体装置に含まれる同一機能を有する複数の機能モジュールをテストする従来の方法にあっては、テスト用入出力ピンの個数は少なくて済むがテスト時間がかかる、あるいはテスト時間は短くなるがテスト用入出力ピンが増えるといった不具合を招いており、それぞれの短所を回避してそれぞれの長所だけを共に満足させることはできなかった。
【０００７】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、テスト時間の短縮化ならびにテストピン数の少ピン化を達成した同一機能を有する複数の機能モジュールを含む半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体装置に含まれる同一機能を有する複数の機能モジュールをテストする際、テスト入力端子を介してテスト入力を受けて、入力選択信号にしたがってテスト入力を供給する前記機能モジュールを選択するテストモジュール選択回路と、 前記テストモジュール選択回路からテスト入力を受けて、前記機能モジュールのテストが同時かつ並行して行われ同時にテストが終了してテスト結果が出力されるように、前記テストモジュール選択回路により選択された機能モジュールにテスト入力を同期して供給する同期入力回路と、前記同期入力回路によりテスト入力が与えられた前記機能モジュールで同時かつ並行して行われたテストの結果を受けて、テスト結果を保持し、出力選択信号にしたがって保持したテスト結果を選択出力する出力モジュール選択回路と、前記出力モジュール選択回路で保持されたテスト結果を受けて、ＩＣテスタにより合格と判定されたテスト結果と合否未判定のテスト結果を比較して一致／不一致を判別し、判別結果ならびにＩＣテスタにおける合否の判定結果を比較結果出力端子を介して出力する比較回路とを有することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【００１１】
図１は本発明の一実施形態に係る半導体装置の構成を示す図である。
【００１２】
図１において、この実施形態における半導体装置は、半導体装置１に含まれる同一機能を有する４つの例えばＣＰＵ等の機能モジュール2-1〜2-4のテストを同時かつ並行して行い、機能モジュール2-1〜2-4の良（４つの機能モジュール2-1〜2-4が全てテストにパスした場合とする）／不良（少なくとも１つの機能モジュール2-1〜2-4がテストにフェールした場合とする）を判定するものであり、テストモジュール選択回路３、同期入力回路４、外部出力モジュール選択回路５、テスト結果比較回路６を有し、テストモジュール選択回路３、同期入力回路４ 外部出力モジュール選択回路５及びテスト結果比較回路６は半導体装置１内部に含まれている。
【００１３】
各機能モジュール2-1〜2-4への入力は、共通の入力ピンからテストモジュール選択回路３、同期入力回路４を介して供給される。テストモジュール選択回路３は、入力ピンからの入力が供給される機能モジュール2-1〜2-4を選択する。機能モジュール2-1〜2-4の選択は、入力モジュール選択ピンから与えられる入力選択信号により外部から指示される。ここで、選択したモジュール数をｎとする。同期入力回路４は、テストモジュール選択回路３からの指示を受けて、選択されたｎ個の機能モジュールに対して同期をとった入力を供給する。なお、ｎ＞１の場合は同期をとるが、ｎ＝１の場合は同期をとる必要がないためとらない。同期入力に対する出力が各機能モジュール2-1〜2-4から同タイミングで出力され、外部出力モジュール選択回路５を介してテスト結果比較回路６に与えられる。
【００１４】
外部出力モジュール選択回路５は、複数の機能モジュール2-1〜2-4の１つを選択し、選択された機能モジュール2-1〜2-4からの出力を半導体装置１の出力ピンから出力する。出力ピンはＩＣテスタ７に接続される。なお、図１では機能モジュール2-1 が選択された例を示したが、いずれの機能モジュール2-1〜2-4も選択することができる。機能モジュール2-1〜2-4の選択は、出力モジュール選択ピンに与えられる出力選択信号により外部から指示される。なお、ｎ＞１の場合は、出力選択信号の指示に従うが、ｎ＝１の場合は、入力選択信号の指示に従う。この理由は、ｎ＝１の場合は、その機能モジュールしかテストされていないため、他の機能モジュールからの出力がないためである。テスト結果比較回路６は、複数の機能モジュール2-1〜2-4の出力の一致／不一致を検出し、その結果を半導体装置１の比較結果出力ピンを介して出力する。一致／不一致のみの判定なので、比較結果出力ピンは１ピンで構成される。なお、ｎ＞１の場合は比較を行うが、ｎ＝１の場合は何も行わない。この理由は、ｎ＝１の時、その機能モジュールしかテストされていないため、比較を行う必要がないためである。
【００１５】
次に、上記構成におけるこの実施形態の動作について説明する。
【００１６】
まず、同時にテストを行う機能モジュール2-1〜2-4を選択する。ここでは、機能モジュール2-1〜2-4すべてを同時にテストするように、入力選択信号により入力モジュール選択回路３に指示される。なお、ここで同時にテストする機能モジュール数は自由に選択してよい。さらに、出力ピンを介してＩＣテスタ７にテスト結果を出力する機能モジュール2-1〜2-4を選択する。ここでは、機能モジュール2-1 を選択するよう、出力モジュール選択ピンを介して外部から出力選択信号により出力モジュール選択回路５に指示される。なお、ここでは機能モジュール2-1 を選択したが、どれを選択してもよい。
【００１７】
次に、テストベクタを入力ピンに与える。テストベクタは、テストモジュール選択回路３で指示のあった機能モジュール2-1〜2-4に対して、同期入力回路４より与えられる。そして、各機能モジュール2-1〜2-4で同時かつ並行してテストが行われる。テスト結果は、各機能モジュール2-1〜2-4から同一タイミングで外部出力モジュール選択回路５に出力され、外部出力モジュール選択回路５を介してテスト結果比較回路６に与えられる。機能モジュール2-1 の出力は、外部出力モジュール選択回路５からの指示に従い、出力ピンからも出力される。出力ピンから出力されたテスト結果は、ＩＣテスタ７で期待値比較され、機能モジュール2-1 のＰａｓｓ（パス）／Ｆａｉｌ（フェール）が判定される。テスト結果比較回路６では、すべての機能モジュール2-1〜2-4のテスト結果の一致／不一致が検出され、比較結果出力ピンから比較結果が出力される。
【００１８】
複数の機能モジュール2-1〜2-4の良／不良判定は、以下のようにして行われる。ＩＣテスタ７でパス、かつ比較結果出力ピンから一致が出力された場合は、この機能モジュール2-1〜2-4 の動作は正常、つまり良品と判断される。一方、先のいずれか又は両方の条件を満たしていない場合には、機能モジュール2-1〜2-4のいずれか、あるいはすべての動作が異常、つまり不良であると判定される。
【００１９】
このような実施形態の半導体装置では、複数の同一機能モジュール2-1〜2-4のテストにおいて、テストを同時に並列処理していることで、飛躍的なテストの時短化が図られ、かつ入・出力ピンを共通化していることで、半導体装置１の少ピン化、小パッケージ化の２つを同時に達成することができる。それに伴い、テストベクタ数を従来に比べて（１／機能モジュールの個数）にすることができる。
【００２０】
また、テスト結果の比較は、半導体装置１の中で処理される。そのため、テストシーケンスを制御管理するテスト管理プログラムでは、ＩＣテスタ７の判定結果と比較結果出力ピンの出力を参照するだけでよいので、テストの容易化を図ることができる。このテスト結果では、複数の同一機能モジュール2-1〜2-4のうち１つでもテストにフェールしていると、半導体装置１を不良品とみなしている。
そのため、量産時のテストのように、機能モジュール2-1〜2-4が１つでも不良があると半導体装置１全体が不良品となるようなテストにおいて時短を実現できるため、非常に有効である。
【００２１】
図２は本発明の他の実施形態に係る半導体装置の構成を示す図である。
【００２２】
図２において、この実施形態の特徴とするところは、上記実施形態に比べて、それぞれの機能モジュール2-1〜2-4を独立して個別に良／不良の判定を行うようにしたことにあり、他は図１に示す実施形態と同様であり、図１と同符号のものは同一機能を有するものであり、その説明は省略する。
【００２３】
この実施形態では、上記特徴を実現するために、外部出力モジュール選択回路１１、ＩＣテスタ１２ならびにテスト結果比較回路１３が前記実施形態と比べて異なる構成となっている。
【００２４】
外部出力モジュール選択回路１１は、同期入力回路４によりテスト入力が与えられた機能モジュール2-1〜2-4で同時かつ並行して行われたテストの結果を受けて保持する保持回路を備え、保持回路で保持したテスト結果をＩＣテスタ１２から与えられる出力選択信号にしたがってＩＣテスタ１２に選択出力する。
【００２５】
ＩＣテスタ１２は、出力選択信号を外部出力モジュール選択回路１１に与え、出力選択信号にしたがって外部出力モジュール選択回路１１から選択出力された機能モジュール2-1〜2-4におけるテスト結果のパス／フェールの判定を開始し、最初にテスト結果のパスを判定した時点でパス／フェールの判定動作を終了し、パス／フェールの判定結果をテスト結果比較回路１３に出力し、テスト結果比較回路１３の比較判定動作を制御する。
【００２６】
テスト結果比較回路１３は、外部出力モジュール選択回路１１で保持されたテスト結果を受けて、ＩＣテスタ１２の制御の下にＩＣテスタ１２によりパスと判定されたテスト結果とパス／フェールが未判定のテスト結果を比較して一致／不一致を判別し、判別結果ならびにＩＣテスタ１２におけるパス／フェールの判定結果をそれぞれの機能モジュール2-1〜2-4に対応して設けられた４つの比較結果出力ピンを介して出力する。
【００２７】
次に、上記構成における半導体装置の動作を、図３に示すフローチャートを参照して説明する。
【００２８】
機能モジュール2-1〜2-4のテスト結果が外部出力モジュール選択回路１１に与えられるまでの動作は先の実施形態と同様なので説明は省略する。まず、図３に示すフローチャートの動作が実行される前に初期設定がなされる（ステップＳ１）。初期設定は、先の実施形態と同様に選択した機能モジュール数をｎとする。
ここではｎ＝４となる。また、外部出力モジュール選択回路１１で選択されている機能モジュール名をＡ（モジュール番号）と定義する。さらに、変数ｌ＝１，ｍ＝１とする。
【００２９】
次に、ステップＳ２〜Ｓ５からなる真値探索ループが実行されて、外部出力モジュール選択回路１１とＩＣテスタ１２との間でテストがパスする機能モジュール2-1〜2-4が順次検索される。すなわち、まず機能モジュール2-1 のテスト結果がＩＣテスタ１２に与えられて期待値と比較されパス／フェールの判定が行われ（ステップＳ２）、フェールの場合には（ステップＳ３）次の機能モジュール 2-2 が比較判定の対象となり（ステップＳ４）、上記と同様にしてパス／フェールの判定が順次行われ、４つ全ての機能モジュール2-1〜2-4の比較判定が終了して全ての機能モジュール2-1〜2-4においてフェールであった場合には、全ての機能モジュール2-1〜2-4が不良である旨がＩＣテスタ１２からテスト結果比較回路１３に与えられ、テスト結果比較回路１３からそれぞれ対応する比較結果出力ピンを介して出力され比較判定動作が終了する（ステップＳ６，Ｓ７）。
【００３０】
一方、上記真値探索ループにおいて、パスした機能モジュールが検出されると（ステップＳ８）、その時点で真値探索ループは終了し、ステップＳ９〜Ｓ１３からなるテスト結果比較ループが実行され、パス／フェールが未判定の機能モジュールのパス／フェールの判定が半導体装置１の内部で行われる。すなわち、パスした機能モジュールと未判定の機能モジュールのテスト結果が比較され（ステップＳ９）、一致した場合はパスと判定され（ステップＳ１０）、不一致の場合にはフェールと判定され（ステップＳ１１）、これらの動作がパス／フェールが未判定の機能モジュールに対して順次行われ（ステップＳ１２）、テスト結果が未判定の全ての機能モジュールに対して上記動作が行われると（ステップＳ１３）、それぞれの機能モジュールのパス／フェールの判定結果がテスト結果比較回路１３からそれぞれ対応する比較結果出力ピンを介して出力され比較判定動作が終了する（ステップＳ１４，Ｓ１５）。
【００３１】
このような実施形態の半導体装置では、先の実施形態と同様の効果が得られる他に、次のような効果がある。即ち、先の実施形態の半導体装置では、複数の同一機能モジュール2-1〜2-4のテスト結果として、良／不良のどちらかの判定しかできなかった。しかし、この実施形態のテスト回路では、すべての機能モジュール2-1〜2-4個々の良／不良を判別することができる。つまり、複数の同一機能モジュール2-1〜2-4のうちいくつかがテストをパスしていれば、良品と見なしたい場合や、先の実施形態よりも詳細な半導体装置１のテストを行いたい場合に効果を発揮することができる。
【００３２】
図４は本発明の他の実施形態に係る半導体装置の構成を示す図である。
【００３３】
図４において、この実施形態の特徴とするところは、図１に示す実施形態に比べて、図１に示すと同様の構成において４つの機能モジュール2-1〜2-4をそれぞれ個別にテストする動作例を示したものである。
【００３４】
この実施形態の半導体装置の動作では、まずテストしたい１つの機能モジュール2-1〜2-4を入力モジュール選択ピンを介して入力選択信号にによりテストモジュール選択回路３に指示する。ここでは、機能モジュール2-1 を選択した場合を示す。先の実施形態と同様に選択した機能モジュール数をｎとすると、ｎ＝１である。そして、テストベクタを入力ピンに与える。ｎ＝１なので、テストベクタは同期入力回路４を通過して機能モジュール2-1 に入力される。テスト結果が機能モジュール2-1 から出力されると、ｎ＝１のため、そのまま外部モジュール選択回路５を通過して出力ピンから外部に出力され、テスト結果比較回路６は動作しない。出力ピンから出力されたテスト結果は、ＩＣテクタ７で期待値比較されてパス／フェールの判定が行われる。
【００３５】
このような実施形態の半導体装置では、上記それぞれの実施形態と同様に複数の同一機能モジュール2-1〜2-4のテストにおいて、入出力ピンを共通にしていることで、半導体装置１の少ピン化、小パッケージ化を実現している。また、本発明は、複数の同一機能モジュール2-1〜2-4を同時にテストすることを目的としているが、この実施形態のように複数ある機能モジュール2-1〜2-4をそれぞれテストできるようにしてある。そのため、半導体装置１の開発、評価の段階、及び不良解析等、それぞれの目的に応じてテストを行いたい場合に有効である。
【００３６】
【発明の効果】
以上説明したように、この発明によれば、同一機能を有する複数の機能モジュールのテスト入力ならびにテスト出力を共通化し、それぞれの機能モジュールのテストを同時かつ並行して行う構成を採用したので、テスト時間の短縮、テストピン数の少ピン化、小パッケージ化を実現することができる。また、テスト入力パターンの削減、テスト管理プログラムの短縮かつ容易化を実現できる。さらに、特記すべきことは、これらの利点は、同一機能モジュールの数ならびにその規模が大きくなるほど効果を発揮することができるという点である。
【００３７】
また、テスト入力を与える機能モジュールを任意に選択できるようにしているので、それぞれの機能モジュールを個別にテストすることが可能となり、開発、評価あるいは不良解析等の様々な目的のテストに用いることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を示す図である。
【図２】本発明の他の実施形態に係る半導体装置の構成を示す図である。
【図３】図２に示す半導体装置の動作を示すフローチャートである。
【図４】本発明の他の実施形態に係る半導体装置の構成を示す図である。
【図５】同一機能を有する複数の機能モジュールをテストする従来のテスト形態を示す図である。
【符号の説明】
１ 半導体装置
2-1〜2-4 機能モジュール
３ テストモジュール選択回路
４ 同期入力回路
５、１１ 外部出力モジュール選択回路
６、１３ テスト結果比較回路
７、１２ ＩＣテスタ
【発明の属する技術分野】
本発明は、同一機能を有する複数の機能モジュールを備えた半導体装置に関する。
【０００２】
【従来の技術】
従来システムプロセッサに多く見られるように、同一機能を有する回路（以下、機能モジュールと呼ぶ）、例えば同一機能のＣＰＵを複数搭載している半導体装置は少なくない。これらの半導体装置の複数の機能モジュールを合理的にテストする方法として、従来では以下に示す２つの方法が取られていた。
【０００３】
第１の方法は、同じテストをその機能モジュール数分繰り返し行う方法である。この方法の長所は、それぞれの機能モジュール毎にテストを繰り返し行うため、機能モジュールの個数に関係なくテスト入力、テスト出力の外部入出力ピンを共有することができる点にある。ゆえに、外部ピンの少数化を図ることができる。一方短所は、テストの繰り返し数分だけテスト時間が長くなるという点であり、機能モジュール数が増えると多くのテスト時間がかかることになる。
【０００４】
第２の方法は、テストを並列に行う方法である。この方法の長所は、機能モジュールの個数に関係なく全体のテスト時間が機能モジュール１個分のテスト時間で済み、先の方法に比べてテスト時間が短かくなるという点である。一方短所は、同時に複数の機能モジュールの入出力が必要になるため、機能モジュールの個数に応じてテスト入出力ピンの数が増加してしまう点である。
【０００５】
例えば、図５に示すように、同一機能を有する４つの機能モジュールＭ１〜Ｍ４を含む半導体装置において、それぞれの機能モジュールＭ１〜Ｍ４に対してテスト入力１〜４、テスト出力１〜４が必要となり、それぞれのテスト入力１〜４、テスト出力１〜４に対応してテスト入出力ピンが必要になる。したがって、この方法にあっては、それぞれの機能モジュールのテストにかかるテスト時間、ならびに入出力ピン数が少ない場合はそれほど大きな問題とはならないが、複雑な機能の機能モジュールを多数搭載した場合等は、必要なテスト時間、入出力ピン数が膨大になり、大きな問題となっていた。
【０００６】
【発明が解決しようとする課題】
以上説明したように、半導体装置に含まれる同一機能を有する複数の機能モジュールをテストする従来の方法にあっては、テスト用入出力ピンの個数は少なくて済むがテスト時間がかかる、あるいはテスト時間は短くなるがテスト用入出力ピンが増えるといった不具合を招いており、それぞれの短所を回避してそれぞれの長所だけを共に満足させることはできなかった。
【０００７】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、テスト時間の短縮化ならびにテストピン数の少ピン化を達成した同一機能を有する複数の機能モジュールを含む半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体装置に含まれる同一機能を有する複数の機能モジュールをテストする際、テスト入力端子を介してテスト入力を受けて、入力選択信号にしたがってテスト入力を供給する前記機能モジュールを選択するテストモジュール選択回路と、 前記テストモジュール選択回路からテスト入力を受けて、前記機能モジュールのテストが同時かつ並行して行われ同時にテストが終了してテスト結果が出力されるように、前記テストモジュール選択回路により選択された機能モジュールにテスト入力を同期して供給する同期入力回路と、前記同期入力回路によりテスト入力が与えられた前記機能モジュールで同時かつ並行して行われたテストの結果を受けて、テスト結果を保持し、出力選択信号にしたがって保持したテスト結果を選択出力する出力モジュール選択回路と、前記出力モジュール選択回路で保持されたテスト結果を受けて、ＩＣテスタにより合格と判定されたテスト結果と合否未判定のテスト結果を比較して一致／不一致を判別し、判別結果ならびにＩＣテスタにおける合否の判定結果を比較結果出力端子を介して出力する比較回路とを有することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【００１１】
図１は本発明の一実施形態に係る半導体装置の構成を示す図である。
【００１２】
図１において、この実施形態における半導体装置は、半導体装置１に含まれる同一機能を有する４つの例えばＣＰＵ等の機能モジュール2-1〜2-4のテストを同時かつ並行して行い、機能モジュール2-1〜2-4の良（４つの機能モジュール2-1〜2-4が全てテストにパスした場合とする）／不良（少なくとも１つの機能モジュール2-1〜2-4がテストにフェールした場合とする）を判定するものであり、テストモジュール選択回路３、同期入力回路４、外部出力モジュール選択回路５、テスト結果比較回路６を有し、テストモジュール選択回路３、同期入力回路４ 外部出力モジュール選択回路５及びテスト結果比較回路６は半導体装置１内部に含まれている。
【００１３】
各機能モジュール2-1〜2-4への入力は、共通の入力ピンからテストモジュール選択回路３、同期入力回路４を介して供給される。テストモジュール選択回路３は、入力ピンからの入力が供給される機能モジュール2-1〜2-4を選択する。機能モジュール2-1〜2-4の選択は、入力モジュール選択ピンから与えられる入力選択信号により外部から指示される。ここで、選択したモジュール数をｎとする。同期入力回路４は、テストモジュール選択回路３からの指示を受けて、選択されたｎ個の機能モジュールに対して同期をとった入力を供給する。なお、ｎ＞１の場合は同期をとるが、ｎ＝１の場合は同期をとる必要がないためとらない。同期入力に対する出力が各機能モジュール2-1〜2-4から同タイミングで出力され、外部出力モジュール選択回路５を介してテスト結果比較回路６に与えられる。
【００１４】
外部出力モジュール選択回路５は、複数の機能モジュール2-1〜2-4の１つを選択し、選択された機能モジュール2-1〜2-4からの出力を半導体装置１の出力ピンから出力する。出力ピンはＩＣテスタ７に接続される。なお、図１では機能モジュール2-1 が選択された例を示したが、いずれの機能モジュール2-1〜2-4も選択することができる。機能モジュール2-1〜2-4の選択は、出力モジュール選択ピンに与えられる出力選択信号により外部から指示される。なお、ｎ＞１の場合は、出力選択信号の指示に従うが、ｎ＝１の場合は、入力選択信号の指示に従う。この理由は、ｎ＝１の場合は、その機能モジュールしかテストされていないため、他の機能モジュールからの出力がないためである。テスト結果比較回路６は、複数の機能モジュール2-1〜2-4の出力の一致／不一致を検出し、その結果を半導体装置１の比較結果出力ピンを介して出力する。一致／不一致のみの判定なので、比較結果出力ピンは１ピンで構成される。なお、ｎ＞１の場合は比較を行うが、ｎ＝１の場合は何も行わない。この理由は、ｎ＝１の時、その機能モジュールしかテストされていないため、比較を行う必要がないためである。
【００１５】
次に、上記構成におけるこの実施形態の動作について説明する。
【００１６】
まず、同時にテストを行う機能モジュール2-1〜2-4を選択する。ここでは、機能モジュール2-1〜2-4すべてを同時にテストするように、入力選択信号により入力モジュール選択回路３に指示される。なお、ここで同時にテストする機能モジュール数は自由に選択してよい。さらに、出力ピンを介してＩＣテスタ７にテスト結果を出力する機能モジュール2-1〜2-4を選択する。ここでは、機能モジュール2-1 を選択するよう、出力モジュール選択ピンを介して外部から出力選択信号により出力モジュール選択回路５に指示される。なお、ここでは機能モジュール2-1 を選択したが、どれを選択してもよい。
【００１７】
次に、テストベクタを入力ピンに与える。テストベクタは、テストモジュール選択回路３で指示のあった機能モジュール2-1〜2-4に対して、同期入力回路４より与えられる。そして、各機能モジュール2-1〜2-4で同時かつ並行してテストが行われる。テスト結果は、各機能モジュール2-1〜2-4から同一タイミングで外部出力モジュール選択回路５に出力され、外部出力モジュール選択回路５を介してテスト結果比較回路６に与えられる。機能モジュール2-1 の出力は、外部出力モジュール選択回路５からの指示に従い、出力ピンからも出力される。出力ピンから出力されたテスト結果は、ＩＣテスタ７で期待値比較され、機能モジュール2-1 のＰａｓｓ（パス）／Ｆａｉｌ（フェール）が判定される。テスト結果比較回路６では、すべての機能モジュール2-1〜2-4のテスト結果の一致／不一致が検出され、比較結果出力ピンから比較結果が出力される。
【００１８】
複数の機能モジュール2-1〜2-4の良／不良判定は、以下のようにして行われる。ＩＣテスタ７でパス、かつ比較結果出力ピンから一致が出力された場合は、この機能モジュール2-1〜2-4 の動作は正常、つまり良品と判断される。一方、先のいずれか又は両方の条件を満たしていない場合には、機能モジュール2-1〜2-4のいずれか、あるいはすべての動作が異常、つまり不良であると判定される。
【００１９】
このような実施形態の半導体装置では、複数の同一機能モジュール2-1〜2-4のテストにおいて、テストを同時に並列処理していることで、飛躍的なテストの時短化が図られ、かつ入・出力ピンを共通化していることで、半導体装置１の少ピン化、小パッケージ化の２つを同時に達成することができる。それに伴い、テストベクタ数を従来に比べて（１／機能モジュールの個数）にすることができる。
【００２０】
また、テスト結果の比較は、半導体装置１の中で処理される。そのため、テストシーケンスを制御管理するテスト管理プログラムでは、ＩＣテスタ７の判定結果と比較結果出力ピンの出力を参照するだけでよいので、テストの容易化を図ることができる。このテスト結果では、複数の同一機能モジュール2-1〜2-4のうち１つでもテストにフェールしていると、半導体装置１を不良品とみなしている。
そのため、量産時のテストのように、機能モジュール2-1〜2-4が１つでも不良があると半導体装置１全体が不良品となるようなテストにおいて時短を実現できるため、非常に有効である。
【００２１】
図２は本発明の他の実施形態に係る半導体装置の構成を示す図である。
【００２２】
図２において、この実施形態の特徴とするところは、上記実施形態に比べて、それぞれの機能モジュール2-1〜2-4を独立して個別に良／不良の判定を行うようにしたことにあり、他は図１に示す実施形態と同様であり、図１と同符号のものは同一機能を有するものであり、その説明は省略する。
【００２３】
この実施形態では、上記特徴を実現するために、外部出力モジュール選択回路１１、ＩＣテスタ１２ならびにテスト結果比較回路１３が前記実施形態と比べて異なる構成となっている。
【００２４】
外部出力モジュール選択回路１１は、同期入力回路４によりテスト入力が与えられた機能モジュール2-1〜2-4で同時かつ並行して行われたテストの結果を受けて保持する保持回路を備え、保持回路で保持したテスト結果をＩＣテスタ１２から与えられる出力選択信号にしたがってＩＣテスタ１２に選択出力する。
【００２５】
ＩＣテスタ１２は、出力選択信号を外部出力モジュール選択回路１１に与え、出力選択信号にしたがって外部出力モジュール選択回路１１から選択出力された機能モジュール2-1〜2-4におけるテスト結果のパス／フェールの判定を開始し、最初にテスト結果のパスを判定した時点でパス／フェールの判定動作を終了し、パス／フェールの判定結果をテスト結果比較回路１３に出力し、テスト結果比較回路１３の比較判定動作を制御する。
【００２６】
テスト結果比較回路１３は、外部出力モジュール選択回路１１で保持されたテスト結果を受けて、ＩＣテスタ１２の制御の下にＩＣテスタ１２によりパスと判定されたテスト結果とパス／フェールが未判定のテスト結果を比較して一致／不一致を判別し、判別結果ならびにＩＣテスタ１２におけるパス／フェールの判定結果をそれぞれの機能モジュール2-1〜2-4に対応して設けられた４つの比較結果出力ピンを介して出力する。
【００２７】
次に、上記構成における半導体装置の動作を、図３に示すフローチャートを参照して説明する。
【００２８】
機能モジュール2-1〜2-4のテスト結果が外部出力モジュール選択回路１１に与えられるまでの動作は先の実施形態と同様なので説明は省略する。まず、図３に示すフローチャートの動作が実行される前に初期設定がなされる（ステップＳ１）。初期設定は、先の実施形態と同様に選択した機能モジュール数をｎとする。
ここではｎ＝４となる。また、外部出力モジュール選択回路１１で選択されている機能モジュール名をＡ（モジュール番号）と定義する。さらに、変数ｌ＝１，ｍ＝１とする。
【００２９】
次に、ステップＳ２〜Ｓ５からなる真値探索ループが実行されて、外部出力モジュール選択回路１１とＩＣテスタ１２との間でテストがパスする機能モジュール2-1〜2-4が順次検索される。すなわち、まず機能モジュール2-1 のテスト結果がＩＣテスタ１２に与えられて期待値と比較されパス／フェールの判定が行われ（ステップＳ２）、フェールの場合には（ステップＳ３）次の機能モジュール 2-2 が比較判定の対象となり（ステップＳ４）、上記と同様にしてパス／フェールの判定が順次行われ、４つ全ての機能モジュール2-1〜2-4の比較判定が終了して全ての機能モジュール2-1〜2-4においてフェールであった場合には、全ての機能モジュール2-1〜2-4が不良である旨がＩＣテスタ１２からテスト結果比較回路１３に与えられ、テスト結果比較回路１３からそれぞれ対応する比較結果出力ピンを介して出力され比較判定動作が終了する（ステップＳ６，Ｓ７）。
【００３０】
一方、上記真値探索ループにおいて、パスした機能モジュールが検出されると（ステップＳ８）、その時点で真値探索ループは終了し、ステップＳ９〜Ｓ１３からなるテスト結果比較ループが実行され、パス／フェールが未判定の機能モジュールのパス／フェールの判定が半導体装置１の内部で行われる。すなわち、パスした機能モジュールと未判定の機能モジュールのテスト結果が比較され（ステップＳ９）、一致した場合はパスと判定され（ステップＳ１０）、不一致の場合にはフェールと判定され（ステップＳ１１）、これらの動作がパス／フェールが未判定の機能モジュールに対して順次行われ（ステップＳ１２）、テスト結果が未判定の全ての機能モジュールに対して上記動作が行われると（ステップＳ１３）、それぞれの機能モジュールのパス／フェールの判定結果がテスト結果比較回路１３からそれぞれ対応する比較結果出力ピンを介して出力され比較判定動作が終了する（ステップＳ１４，Ｓ１５）。
【００３１】
このような実施形態の半導体装置では、先の実施形態と同様の効果が得られる他に、次のような効果がある。即ち、先の実施形態の半導体装置では、複数の同一機能モジュール2-1〜2-4のテスト結果として、良／不良のどちらかの判定しかできなかった。しかし、この実施形態のテスト回路では、すべての機能モジュール2-1〜2-4個々の良／不良を判別することができる。つまり、複数の同一機能モジュール2-1〜2-4のうちいくつかがテストをパスしていれば、良品と見なしたい場合や、先の実施形態よりも詳細な半導体装置１のテストを行いたい場合に効果を発揮することができる。
【００３２】
図４は本発明の他の実施形態に係る半導体装置の構成を示す図である。
【００３３】
図４において、この実施形態の特徴とするところは、図１に示す実施形態に比べて、図１に示すと同様の構成において４つの機能モジュール2-1〜2-4をそれぞれ個別にテストする動作例を示したものである。
【００３４】
この実施形態の半導体装置の動作では、まずテストしたい１つの機能モジュール2-1〜2-4を入力モジュール選択ピンを介して入力選択信号にによりテストモジュール選択回路３に指示する。ここでは、機能モジュール2-1 を選択した場合を示す。先の実施形態と同様に選択した機能モジュール数をｎとすると、ｎ＝１である。そして、テストベクタを入力ピンに与える。ｎ＝１なので、テストベクタは同期入力回路４を通過して機能モジュール2-1 に入力される。テスト結果が機能モジュール2-1 から出力されると、ｎ＝１のため、そのまま外部モジュール選択回路５を通過して出力ピンから外部に出力され、テスト結果比較回路６は動作しない。出力ピンから出力されたテスト結果は、ＩＣテクタ７で期待値比較されてパス／フェールの判定が行われる。
【００３５】
このような実施形態の半導体装置では、上記それぞれの実施形態と同様に複数の同一機能モジュール2-1〜2-4のテストにおいて、入出力ピンを共通にしていることで、半導体装置１の少ピン化、小パッケージ化を実現している。また、本発明は、複数の同一機能モジュール2-1〜2-4を同時にテストすることを目的としているが、この実施形態のように複数ある機能モジュール2-1〜2-4をそれぞれテストできるようにしてある。そのため、半導体装置１の開発、評価の段階、及び不良解析等、それぞれの目的に応じてテストを行いたい場合に有効である。
【００３６】
【発明の効果】
以上説明したように、この発明によれば、同一機能を有する複数の機能モジュールのテスト入力ならびにテスト出力を共通化し、それぞれの機能モジュールのテストを同時かつ並行して行う構成を採用したので、テスト時間の短縮、テストピン数の少ピン化、小パッケージ化を実現することができる。また、テスト入力パターンの削減、テスト管理プログラムの短縮かつ容易化を実現できる。さらに、特記すべきことは、これらの利点は、同一機能モジュールの数ならびにその規模が大きくなるほど効果を発揮することができるという点である。
【００３７】
また、テスト入力を与える機能モジュールを任意に選択できるようにしているので、それぞれの機能モジュールを個別にテストすることが可能となり、開発、評価あるいは不良解析等の様々な目的のテストに用いることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を示す図である。
【図２】本発明の他の実施形態に係る半導体装置の構成を示す図である。
【図３】図２に示す半導体装置の動作を示すフローチャートである。
【図４】本発明の他の実施形態に係る半導体装置の構成を示す図である。
【図５】同一機能を有する複数の機能モジュールをテストする従来のテスト形態を示す図である。
【符号の説明】
１ 半導体装置
2-1〜2-4 機能モジュール
３ テストモジュール選択回路
４ 同期入力回路
５、１１ 外部出力モジュール選択回路
６、１３ テスト結果比較回路
７、１２ ＩＣテスタ
Claims (1)
- 半導体装置に含まれる同一機能を有する複数の機能モジュールをテストする際、
テスト入力端子を介してテスト入力を受けて、入力選択信号にしたがってテスト入力を供給する前記機能モジュールを選択するテストモジュール選択回路と、 前記テストモジュール選択回路からテスト入力を受けて、前記機能モジュールのテストが同時かつ並行して行われ同時にテストが終了してテスト結果が出力されるように、前記テストモジュール選択回路により選択された機能モジュールにテスト入力を同期して供給する同期入力回路と、
前記同期入力回路によりテスト入力が与えられた前記機能モジュールで同時かつ並行して行われたテストの結果を受けて、テスト結果を保持し、出力選択信号にしたがって保持したテスト結果を選択出力する出力モジュール選択回路と、
前記出力モジュール選択回路で保持されたテスト結果を受けて、ＩＣテスタにより合格と判定されたテスト結果と合否未判定のテスト結果を比較して一致／不一致を判別し、判別結果ならびにＩＣテスタにおける合否の判定結果を比較結果出力端子を介して出力する比較回路と
を有することを特徴とする半導体装置。
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