JP3531635B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3531635B2 JP3531635B2 JP2001322999A JP2001322999A JP3531635B2 JP 3531635 B2 JP3531635 B2 JP 3531635B2 JP 2001322999 A JP2001322999 A JP 2001322999A JP 2001322999 A JP2001322999 A JP 2001322999A JP 3531635 B2 JP3531635 B2 JP 3531635B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- path
- flip
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
のスキャンパス回路の故障箇所特定を容易に行うことが
できるようにした半導体集積回路装置に関するものであ
る。
のスキャンパス回路の故障箇所特定を容易に行うことが
できるようにした半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、半導体集積回路の製造不良を検出するためのテスト
設計が困難になっている。その対策として、被検査回路
の故障を検出できるようなパターンを入力して、その出
力を期待値、即ち正常時の出力と比較し良否を判定する
スキャンパス手法が知られているが、この手法では故障
を判定することはできても、製造不良箇所を特定するこ
とを目的としたものではない。
い、半導体集積回路の製造不良を検出するためのテスト
設計が困難になっている。その対策として、被検査回路
の故障を検出できるようなパターンを入力して、その出
力を期待値、即ち正常時の出力と比較し良否を判定する
スキャンパス手法が知られているが、この手法では故障
を判定することはできても、製造不良箇所を特定するこ
とを目的としたものではない。
【０００３】
【発明が解決しようとする課題】例えば、特開２０００
−２３０９６５号公報（文献１）「半導体集積回路装
置」に記載の発明は、任意のデータを設定または読み出
す第１のシフトスキャン経路と、入力先および出力先が
前記第１のシフトスキャン経路と異なる第２のシフトス
キャン経路を用いて、スキャンパスの故障箇所を特定す
るものである。
−２３０９６５号公報（文献１）「半導体集積回路装
置」に記載の発明は、任意のデータを設定または読み出
す第１のシフトスキャン経路と、入力先および出力先が
前記第１のシフトスキャン経路と異なる第２のシフトス
キャン経路を用いて、スキャンパスの故障箇所を特定す
るものである。
【０００４】上記文献１に記載の半導体集積回路装置で
は、第１，第２のシフトスキャン経路毎にスキャン入力
端子及びスキャン出力端子を必要とし、半導体集積回路
の入力端子及び出力端子数が増加する問題があった。
は、第１，第２のシフトスキャン経路毎にスキャン入力
端子及びスキャン出力端子を必要とし、半導体集積回路
の入力端子及び出力端子数が増加する問題があった。
【０００５】本発明は上記のような問題点を鑑みてなさ
れたものであり、半導体集積回路の被検査回路をテスト
する前記第１のスキャンパスは、スキャン入力端子及び
スキャン出力端子に接続しているが、スキャンパスの故
障箇所を特定するための前記第２のスキャンパスは、前
記第１のスキャンパスのスキャン入力端子及びスキャン
出力端子を使用する回路構成であり、入力及び出力端子
数の増加を抑制しスキャンパスの故障箇所を特定するこ
とを目的とするものである。
れたものであり、半導体集積回路の被検査回路をテスト
する前記第１のスキャンパスは、スキャン入力端子及び
スキャン出力端子に接続しているが、スキャンパスの故
障箇所を特定するための前記第２のスキャンパスは、前
記第１のスキャンパスのスキャン入力端子及びスキャン
出力端子を使用する回路構成であり、入力及び出力端子
数の増加を抑制しスキャンパスの故障箇所を特定するこ
とを目的とするものである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の発明に係る半導体集積回路装置
は、半導体集積回路内の被検査回路をテストするための
第１のスキャンパス入力及びスキャンパスの故障箇所を
特定するための第２のスキャンパス入力を備えたスキャ
ンフリップフロップと、複数あるスキャンフリップフロ
ップの前記第１のスキャンパス入力を用いて相互に直列
に接続しシフトレジスタ回路として動作させることが可
能な第１のスキャンパスと、前記第２のスキャンパス入
力を用いて相互に直列に接続しシフトレジスタ回路とし
て動作させることが可能な第２のスキャンパスを備え、
第１のスキャンパスにスキャン入力端子から入力した値
を第２のスキャンパスにシフトし、他の第１のスキャン
パスでスキャン出力端子より取り出し正常時の出力と比
較するようにしたものである。
に、請求項１に記載の発明に係る半導体集積回路装置
は、半導体集積回路内の被検査回路をテストするための
第１のスキャンパス入力及びスキャンパスの故障箇所を
特定するための第２のスキャンパス入力を備えたスキャ
ンフリップフロップと、複数あるスキャンフリップフロ
ップの前記第１のスキャンパス入力を用いて相互に直列
に接続しシフトレジスタ回路として動作させることが可
能な第１のスキャンパスと、前記第２のスキャンパス入
力を用いて相互に直列に接続しシフトレジスタ回路とし
て動作させることが可能な第２のスキャンパスを備え、
第１のスキャンパスにスキャン入力端子から入力した値
を第２のスキャンパスにシフトし、他の第１のスキャン
パスでスキャン出力端子より取り出し正常時の出力と比
較するようにしたものである。
【０００７】これにより、従来例では第１，第２のシフ
トスキャン経路毎にスキャン入力端子及びスキャン出力
端子を必要とし、半導体集積回路の入力及び出力の端子
が必要であったものが、本発明では、半導体集積回路の
入力及び出力端子数の増加を抑制し、スキャンパスの故
障箇所を特定することができる。
トスキャン経路毎にスキャン入力端子及びスキャン出力
端子を必要とし、半導体集積回路の入力及び出力の端子
が必要であったものが、本発明では、半導体集積回路の
入力及び出力端子数の増加を抑制し、スキャンパスの故
障箇所を特定することができる。
【０００８】また、本願発明（請求項４〜６）によれ
ば、半導体集積回路内の被検査回路をテストする通常の
スキャンパス経路に加えて、次段のフリップフロップ
（またはスキャン出力端子）を擬似的にセット・リセッ
ト状態にする経路を設けることにより、故障箇所の次段
のスキャンフリップフロップから故障値の影響を受けた
異常なセット・リセット値が検出されるため、スキャン
パスの故障箇所の特定が可能となるもので、従来例では
第１，第２のシフトスキャン経路毎にスキャン入力及び
スキャン出力端子を必要とし、半導体集積回路の入力及
び出力端子数が必要であったものが、本発明ではスキャ
ン入力端子及び出力端子数を増加することなく、目的と
する半導体集積回路の歩留向上解析を容易に実施できる
スキャンパスの製造不良箇所を特定する効果がある。
ば、半導体集積回路内の被検査回路をテストする通常の
スキャンパス経路に加えて、次段のフリップフロップ
（またはスキャン出力端子）を擬似的にセット・リセッ
ト状態にする経路を設けることにより、故障箇所の次段
のスキャンフリップフロップから故障値の影響を受けた
異常なセット・リセット値が検出されるため、スキャン
パスの故障箇所の特定が可能となるもので、従来例では
第１，第２のシフトスキャン経路毎にスキャン入力及び
スキャン出力端子を必要とし、半導体集積回路の入力及
び出力端子数が必要であったものが、本発明ではスキャ
ン入力端子及び出力端子数を増加することなく、目的と
する半導体集積回路の歩留向上解析を容易に実施できる
スキャンパスの製造不良箇所を特定する効果がある。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１０】（実施の形態１）本発明の実施の形態１
は、半導体集積回路内の被検査回路をテストするための
第１のスキャンパスと第１のスキャンパスの故障箇所を
特定するための第２のスキャンパスにより、スキャンフ
リップフロップを直列に接続しシフトレジスタを構成
し、第１のスキャンパスでの故障を第２のスキャンパス
を用いてシフトし、他の第１のスキャンパスでスキャン
出力端子より取り出し正常時の出力と比較することで、
前記第１のスキャンパスの故障箇所を特定するようにし
たものである。
は、半導体集積回路内の被検査回路をテストするための
第１のスキャンパスと第１のスキャンパスの故障箇所を
特定するための第２のスキャンパスにより、スキャンフ
リップフロップを直列に接続しシフトレジスタを構成
し、第１のスキャンパスでの故障を第２のスキャンパス
を用いてシフトし、他の第１のスキャンパスでスキャン
出力端子より取り出し正常時の出力と比較することで、
前記第１のスキャンパスの故障箇所を特定するようにし
たものである。
【００１１】図１は、本発明の実施の形態１における半
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。図１におい
て、１０１は半導体集積回路内の被検査回路である。１
０２及び１０３は複数のスキャンフリップフロップを直
列に接続しシフトレジスタからなる第１のスキャンパス
及び第２のスキャンパスであり、ここでは一例として３
本のスキャンパス（各々、１０２ａ〜１０２ｃ，１０３
ａ〜１０３ｃ）を示している。
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。図１におい
て、１０１は半導体集積回路内の被検査回路である。１
０２及び１０３は複数のスキャンフリップフロップを直
列に接続しシフトレジスタからなる第１のスキャンパス
及び第２のスキャンパスであり、ここでは一例として３
本のスキャンパス（各々、１０２ａ〜１０２ｃ，１０３
ａ〜１０３ｃ）を示している。
【００１２】１０４は第１のスキャンパス１０２と第２
のスキャンパス１０３からの入力を選択できるスキャン
フリップフロップであり、ここでは一例として９個のス
キャンフリップフロップ（１０２ａ〜１０２ｉ）からな
る場合を示している。
のスキャンパス１０３からの入力を選択できるスキャン
フリップフロップであり、ここでは一例として９個のス
キャンフリップフロップ（１０２ａ〜１０２ｉ）からな
る場合を示している。
【００１３】１０５は被検査回路１０１への入力端子で
あり、１０６は被検査回路１０１の出力端子である。１
０７はスキャンデータを入力するためのスキャン入力端
子であり、１０８はスキャンデータを出力するためのス
キャン出力端子であり、一例として、３箇所から入力お
よび出力する場合（各々、１０７ａ〜１０７ｃ，１０８
ａ〜１０８ｃ）を示している。通常、被検査回路１０１
に対しスキャンパステストを実施する場合は第１のスキ
ャンパスを用い、スキャンパスの故障箇所を特定する場
合は第２のスキャンパスを用いる。
あり、１０６は被検査回路１０１の出力端子である。１
０７はスキャンデータを入力するためのスキャン入力端
子であり、１０８はスキャンデータを出力するためのス
キャン出力端子であり、一例として、３箇所から入力お
よび出力する場合（各々、１０７ａ〜１０７ｃ，１０８
ａ〜１０８ｃ）を示している。通常、被検査回路１０１
に対しスキャンパステストを実施する場合は第１のスキ
ャンパスを用い、スキャンパスの故障箇所を特定する場
合は第２のスキャンパスを用いる。
【００１４】次に、本実施の形態１における半導体集積
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図１に示す回路を例にとって説明す
る。一例としてスキャンフリップフロップ１０４ｄ，１
０４ｅ間の第１のスキャンパス１０２ｂが０に縮退して
いる０縮退故障の場合を仮定する。第１のスキャンイン
から入力されるようにスキャンフリップフロップ１０４
を切り替え、スキャン入力端子１０７から入力列｛１，
１，１｝をスキャンイン（第１処理）し、スキャン出力
端子へスキャンアウトする。スキャン出力端子１０８に
おいて、第１のスキャンパス１０２の正常な出力列は
｛１，１，１｝であるが、０縮退故障している第１のス
キャンパス１０２ｂの出力列は｛０，０，０｝になり、
第１のスキャンパス１０２ｂが故障していることが分か
る。
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図１に示す回路を例にとって説明す
る。一例としてスキャンフリップフロップ１０４ｄ，１
０４ｅ間の第１のスキャンパス１０２ｂが０に縮退して
いる０縮退故障の場合を仮定する。第１のスキャンイン
から入力されるようにスキャンフリップフロップ１０４
を切り替え、スキャン入力端子１０７から入力列｛１，
１，１｝をスキャンイン（第１処理）し、スキャン出力
端子へスキャンアウトする。スキャン出力端子１０８に
おいて、第１のスキャンパス１０２の正常な出力列は
｛１，１，１｝であるが、０縮退故障している第１のス
キャンパス１０２ｂの出力列は｛０，０，０｝になり、
第１のスキャンパス１０２ｂが故障していることが分か
る。
【００１５】次に、第１のスキャンパス１０２ｂの故障
箇所を特定するために、第１処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛１｝を入力す
る。
箇所を特定するために、第１処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛１｝を入力す
る。
【００１６】さらに、第１のスキャンインから入力され
るようにスキャンフリップフロップ１０４を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，１，
１，１｝，｛０，１，１，０｝，｛１，０，０，１｝と
なる。
るようにスキャンフリップフロップ１０４を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，１，
１，１｝，｛０，１，１，０｝，｛１，０，０，１｝と
なる。
【００１７】これらの出力列と正常値である出力列
｛１，１，１，１｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンパス１０２
ｂのスキャンフリップフロップ１０４ｄ，１０４ｅ間ま
たは第２のスキャンパス１０３ａのスキャンフリップフ
ロップ１０４ｄ，１０４ｈ間で０縮退故障していること
を特定できる。
｛１，１，１，１｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンパス１０２
ｂのスキャンフリップフロップ１０４ｄ，１０４ｅ間ま
たは第２のスキャンパス１０３ａのスキャンフリップフ
ロップ１０４ｄ，１０４ｈ間で０縮退故障していること
を特定できる。
【００１８】次の事例として、スキャンフリップフロッ
プ１０４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。第１
のスキャンインから入力されるようにスキャンフリップ
フロップ１０４を切り替え、スキャン入力端子１０７か
ら入力列｛０，０，０｝をスキャンイン（第２処理）
し、スキャン出力端子へスキャンアウトする。スキャン
出力端子１０８において、第１のスキャンパス１０２の
正常な出力列は｛０，０，０｝であるが、０縮退故障し
ている第１のスキャンパス１０２ｂの出力列は｛１，
１，１｝になり、第１のスキャンパス１０２ｂが故障し
ていることが分かる。
プ１０４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。第１
のスキャンインから入力されるようにスキャンフリップ
フロップ１０４を切り替え、スキャン入力端子１０７か
ら入力列｛０，０，０｝をスキャンイン（第２処理）
し、スキャン出力端子へスキャンアウトする。スキャン
出力端子１０８において、第１のスキャンパス１０２の
正常な出力列は｛０，０，０｝であるが、０縮退故障し
ている第１のスキャンパス１０２ｂの出力列は｛１，
１，１｝になり、第１のスキャンパス１０２ｂが故障し
ていることが分かる。
【００１９】まず、第１のスキャンパス１０２ｂの故障
箇所を特定するために、第２処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。さらに、第１のスキャンインから入力されるように
スキャンフリップフロップ１０４を切り替え、第１のス
キャンパスを用いて３クロック分スキャンフリップフロ
ップ１０４の値をシフトさせる。
箇所を特定するために、第２処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。さらに、第１のスキャンインから入力されるように
スキャンフリップフロップ１０４を切り替え、第１のス
キャンパスを用いて３クロック分スキャンフリップフロ
ップ１０４の値をシフトさせる。
【００２０】その結果、スキャン出力端子１０８での第
１のスキャンパス１０２ａ，１０２ｂ，１０２ｃの出力
列は、順に｛０，０，０，０｝，｛１，０，０，１｝，
｛０，１，１，０｝となる。これらの出力列と正常値で
ある出力列｛０，０，０，０｝と比較し、加えて第１の
スキャンパスの故障の有無の結果より、第１のスキャン
スキャンパス１０２ｂのスキャンフリップフロップ１０
４ｄ，１０４ｅ間または第２のスキャンパス１０３ａの
スキャンフリップフロップ１０４ｄ，１０４ｈ間で１縮
退故障していることを特定できる。
１のスキャンパス１０２ａ，１０２ｂ，１０２ｃの出力
列は、順に｛０，０，０，０｝，｛１，０，０，１｝，
｛０，１，１，０｝となる。これらの出力列と正常値で
ある出力列｛０，０，０，０｝と比較し、加えて第１の
スキャンパスの故障の有無の結果より、第１のスキャン
スキャンパス１０２ｂのスキャンフリップフロップ１０
４ｄ，１０４ｅ間または第２のスキャンパス１０３ａの
スキャンフリップフロップ１０４ｄ，１０４ｈ間で１縮
退故障していることを特定できる。
【００２１】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
【００２２】尚、３本のスキャンパスに各々スキャンフ
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成を変更すれば、スキャンパスの故障箇
所の特定が可能になる。
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成を変更すれば、スキャンパスの故障箇
所の特定が可能になる。
【００２３】（実施の形態２）この実施の形態２は、実
施の形態１に記載されている半導体集積回路装置におい
て、前記第１のスキャンパスに直列に接続された前記ス
キャンフリップフロップに保持される値が交互に１，０
となるように、前記スキャン入力端子から入力すること
で、前記第１のスキャンパスの０縮退故障箇所と１縮退
故障箇所を特定するために二度の手順が必要であったも
のを一度の手順により特定するようにしたものである。
施の形態１に記載されている半導体集積回路装置におい
て、前記第１のスキャンパスに直列に接続された前記ス
キャンフリップフロップに保持される値が交互に１，０
となるように、前記スキャン入力端子から入力すること
で、前記第１のスキャンパスの０縮退故障箇所と１縮退
故障箇所を特定するために二度の手順が必要であったも
のを一度の手順により特定するようにしたものである。
【００２４】本実施の形態２における半導体集積回路内
のスキャンパスの故障箇所を特定する半導体集積回路装
置の動作を、図２に示す回路を例にとって説明する。
のスキャンパスの故障箇所を特定する半導体集積回路装
置の動作を、図２に示す回路を例にとって説明する。
【００２５】一例としてスキャンフリップフロップ１０
４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂが０に
縮退している０縮退故障の場合を仮定する。第１のスキ
ャンインから入力されるようにスキャンフリップフロッ
プ１０４を切り替え、スキャン入力端子１０７から入力
列｛１，０，１｝をスキャンイン（第３処理）し、スキ
ャン出力端子へスキャンアウトする。スキャン出力端子
１０８において、第１のスキャンパス１０２の正常な出
力列は｛１，０，１｝であるが、０縮退故障している第
１のスキャンパス１０２ｂの出力列は｛０，０，０｝に
なり、第１のスキャンパス１０２ｂが故障していること
が分かる。
４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂが０に
縮退している０縮退故障の場合を仮定する。第１のスキ
ャンインから入力されるようにスキャンフリップフロッ
プ１０４を切り替え、スキャン入力端子１０７から入力
列｛１，０，１｝をスキャンイン（第３処理）し、スキ
ャン出力端子へスキャンアウトする。スキャン出力端子
１０８において、第１のスキャンパス１０２の正常な出
力列は｛１，０，１｝であるが、０縮退故障している第
１のスキャンパス１０２ｂの出力列は｛０，０，０｝に
なり、第１のスキャンパス１０２ｂが故障していること
が分かる。
【００２６】次に、第１のスキャンパス１０２ｂの故障
箇所を特定するために、第３処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。
箇所を特定するために、第３処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
１０４を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ１０４の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。
【００２７】さらに、第１のスキャンインから入力され
るようにスキャンフリップフロップ１０４を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，０，
１，０｝，｛０，０，１，０｝，｛１，０，０，１｝と
なる。
るようにスキャンフリップフロップ１０４を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，０，
１，０｝，｛０，０，１，０｝，｛１，０，０，１｝と
なる。
【００２８】これらの出力列と正常値である出力列
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ１０４ｄ，１０
４ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ１０４ｄ，１０４ｈ間で０縮退故障して
いることを特定できる。
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ１０４ｄ，１０
４ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ１０４ｄ，１０４ｈ間で０縮退故障して
いることを特定できる。
【００２９】次の事例として、スキャンフリップフロッ
プ１０４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。上記
の０縮退故障箇所を特定する同じ手順の結果、スキャン
出力端子１０８での第１のスキャンパス１０２ａ，１０
２ｂ，１０２ｃの出力列は、順に｛１，０，１，０｝，
｛１，０，１，１｝，｛１，１，１，０｝となる。これ
らの出力列と正常値である出力列｛１，０，１，０｝と
比較し、加えて第１のスキャンパスの故障の有無の結果
より、第１のスキャンスキャンパス１０２ｂのスキャン
フリップフロップ１０４ｄ，１０４ｅ間または第２のス
キャンパス１０３ａのスキャンフリップフロップ１０４
ｄ，１０４ｈ間で１縮退故障していることを特定でき
る。
プ１０４ｄ，１０４ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。上記
の０縮退故障箇所を特定する同じ手順の結果、スキャン
出力端子１０８での第１のスキャンパス１０２ａ，１０
２ｂ，１０２ｃの出力列は、順に｛１，０，１，０｝，
｛１，０，１，１｝，｛１，１，１，０｝となる。これ
らの出力列と正常値である出力列｛１，０，１，０｝と
比較し、加えて第１のスキャンパスの故障の有無の結果
より、第１のスキャンスキャンパス１０２ｂのスキャン
フリップフロップ１０４ｄ，１０４ｅ間または第２のス
キャンパス１０３ａのスキャンフリップフロップ１０４
ｄ，１０４ｈ間で１縮退故障していることを特定でき
る。
【００３０】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が一度の手順で可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が一度の手順で可能になる。
【００３１】尚、３本のスキャンパスに各々スキャンフ
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成とパターンを変更すれば、スキャンパ
スの故障箇所の特定が可能になる。
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成とパターンを変更すれば、スキャンパ
スの故障箇所の特定が可能になる。
【００３２】（実施の形態３）この実施の形態３は、実
施の形態１に記載されている半導体集積回路装置におい
て、前記第１のスキャンパスに直列に接続された前記ス
キャンフリップフロップに保持される値が交互に１，０
となるように、外部より強制的にセットまたはリセット
するスキャンフリップフロップを規則的に配列すること
で、前記第１のスキャンパスの故障箇所を特定するよう
にしたものである。
施の形態１に記載されている半導体集積回路装置におい
て、前記第１のスキャンパスに直列に接続された前記ス
キャンフリップフロップに保持される値が交互に１，０
となるように、外部より強制的にセットまたはリセット
するスキャンフリップフロップを規則的に配列すること
で、前記第１のスキャンパスの故障箇所を特定するよう
にしたものである。
【００３３】本実施の形態３における半導体集積回路内
のスキャンパスの故障箇所を特定する半導体集積回路装
置の動作を、図３に示す回路を例にとって説明する。
のスキャンパスの故障箇所を特定する半導体集積回路装
置の動作を、図３に示す回路を例にとって説明する。
【００３４】図３において、３０１は第１のスキャンパ
ス１０２と第２のスキャンパス１０３からの入力を選択
できるスキャンフリップフロップであり、外部よりセッ
トまたはリセットが可能なものである。ここでは一例と
して９個のスキャンフリップフロップ（３０１ａ〜３０
１ｉ）からなる場合を示している。
ス１０２と第２のスキャンパス１０３からの入力を選択
できるスキャンフリップフロップであり、外部よりセッ
トまたはリセットが可能なものである。ここでは一例と
して９個のスキャンフリップフロップ（３０１ａ〜３０
１ｉ）からなる場合を示している。
【００３５】次に、本実施の形態３における半導体集積
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図３に示す回路を例にとって説明す
る。
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図３に示す回路を例にとって説明す
る。
【００３６】一例としてスキャンフリップフロップ３０
１ｄ，３０１ｅ間の第１のスキャンスキャンパス１０２
ｂが０に縮退している０縮退故障の場合を仮定する。
１ｄ，３０１ｅ間の第１のスキャンスキャンパス１０２
ｂが０に縮退している０縮退故障の場合を仮定する。
【００３７】第１のスキャンインから入力されるように
スキャンフリップフロップ３０１を切り替え、スキャン
入力端子１０７から任意の初期化入力列｛１，１，１｝
をスキャンインし、第１のスキャンパス１０２に直列に
接続しているスキャンフリップフロップ３０１が交互に
１，０になるように外部よりセットまたはリセット（第
４処理）し、スキャン出力端子へスキャンアウトする。
スキャン出力端子１０８において、第１のスキャンパス
１０２の正常な出力列は｛１，０，１｝であるが、０縮
退故障している第１のスキャンパス１０２ｂの出力列は
｛０，０，０｝になり、第１のスキャンパス１０２ｂが
故障していることが分かる。
スキャンフリップフロップ３０１を切り替え、スキャン
入力端子１０７から任意の初期化入力列｛１，１，１｝
をスキャンインし、第１のスキャンパス１０２に直列に
接続しているスキャンフリップフロップ３０１が交互に
１，０になるように外部よりセットまたはリセット（第
４処理）し、スキャン出力端子へスキャンアウトする。
スキャン出力端子１０８において、第１のスキャンパス
１０２の正常な出力列は｛１，０，１｝であるが、０縮
退故障している第１のスキャンパス１０２ｂの出力列は
｛０，０，０｝になり、第１のスキャンパス１０２ｂが
故障していることが分かる。
【００３８】次に、第１のスキャンパス１０２ｂの故障
箇所を特定するために、第４処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
３０１を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ３０１の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。
箇所を特定するために、第４処理を行い、第２のスキャ
ンインから入力されるようにスキャンフリップフロップ
３０１を切り替え、第２のスキャンパスを用いて１クロ
ック分スキャンフリップフロップ３０１の値をシフトす
ると同時にスキャン入力端子１０７から｛０｝を入力す
る。
【００３９】さらに、第１のスキャンインから入力され
るようにスキャンフリップフロップ３０１を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，０，
１，０｝，｛１，０，１，０｝，｛１，０，０，１｝と
なる。
るようにスキャンフリップフロップ３０１を切り替え、
第１のスキャンパスを用いて３クロック分スキャンフリ
ップフロップ１０４の値をシフトさせる。その結果、ス
キャン出力端子１０８での第１のスキャンパス１０２
ａ，１０２ｂ，１０２ｃの出力列は、順に｛１，０，
１，０｝，｛１，０，１，０｝，｛１，０，０，１｝と
なる。
【００４０】これらの出力列と正常値である出力列
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ３０１ｄ，３０
１ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ３０１ｄ，３０１ｈ間で０縮退故障して
いることを特定できる。
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ３０１ｄ，３０
１ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ３０１ｄ，３０１ｈ間で０縮退故障して
いることを特定できる。
【００４１】次の事例として、スキャンフリップフロッ
プ３０１ｄ，３０１ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。上記
の０縮退故障箇所を特定する同じ手順の結果、スキャン
出力端子１０８での第１のスキャンパス１０２ａ，１０
２ｂ，１０２ｃの出力列は、順に｛１，０，１，０｝，
｛１，０，１，１｝，｛１，０，１，０｝となる。
プ３０１ｄ，３０１ｅ間の第１のスキャンパス１０２ｂ
が１に縮退している１縮退故障の場合を仮定する。上記
の０縮退故障箇所を特定する同じ手順の結果、スキャン
出力端子１０８での第１のスキャンパス１０２ａ，１０
２ｂ，１０２ｃの出力列は、順に｛１，０，１，０｝，
｛１，０，１，１｝，｛１，０，１，０｝となる。
【００４２】これらの出力列と正常値である出力列
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ３０１ｄ，３０
１ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ３０１ｄ，３０１ｈ間で１縮退故障して
いることを特定できる。
｛１，０，１，０｝と比較し、加えて第１のスキャンパ
スの故障の有無の結果より、第１のスキャンスキャンパ
ス１０２ｂのスキャンフリップフロップ３０１ｄ，３０
１ｅ間または第２のスキャンパス１０３ａのスキャンフ
リップフロップ３０１ｄ，３０１ｈ間で１縮退故障して
いることを特定できる。
【００４３】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
【００４４】尚、３本のスキャンパスに各々スキャンフ
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成とパターンを変更すれば、スキャンパ
スの故障箇所の特定が可能になる。
リップフロップが３個接続している例を挙げたが、フリ
ップフロップ数の増加またはスキャンパス数の増加に伴
い、スキャンフリップフロップとスキャンパス数を規則
的に接続する構成とパターンを変更すれば、スキャンパ
スの故障箇所の特定が可能になる。
【００４５】（実施の形態４）この実施の形態４は、半
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
【００４６】図４は、本発明の実施の形態４における半
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
【００４７】図４において、１０１は半導体集積回路内
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、４０１は通常のスキ
ャンテストを行う第１のパス、４０２は次段フリップフ
ロップ（またはスキャン出力端子）を擬似的にセット・
リセット状態にする第２のパス、４０３はスキャンフリ
ップフロップ１０４の反転関係にある２つの出力値を比
較する比較器、４０４は第１のパス４０１と第２のパス
４０２の出力のどちらか一方を選択するセレクタを示し
ている。
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、４０１は通常のスキ
ャンテストを行う第１のパス、４０２は次段フリップフ
ロップ（またはスキャン出力端子）を擬似的にセット・
リセット状態にする第２のパス、４０３はスキャンフリ
ップフロップ１０４の反転関係にある２つの出力値を比
較する比較器、４０４は第１のパス４０１と第２のパス
４０２の出力のどちらか一方を選択するセレクタを示し
ている。
【００４８】次に、本実施の形態４における半導体集積
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図４に示す回路を例にとって説明す
る。
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図４に示す回路を例にとって説明す
る。
【００４９】本実施の形態４では、スキャン入力端子１
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
【００５０】全てに１の値を格納する場合、スキャンパ
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。第２のパス４０２を用いて、各スキ
ャンフリップフロップ１０４の反転関係にある２つの出
力の比較値を比較器４０３により次段のスキャンフリッ
プフロップ１０４に格納する。
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。第２のパス４０２を用いて、各スキ
ャンフリップフロップ１０４の反転関係にある２つの出
力の比較値を比較器４０３により次段のスキャンフリッ
プフロップ１０４に格納する。
【００５１】ここで、故障を持たない正常なスキャンフ
リップフロップ１０４の出力は比較器４０３により任意
の値が出力されて、その値が次段のスキャンフリップフ
ロップ１０４に格納される。逆に故障を持つスキャンフ
リップフロップ１０４は２つの出力が反転の関係になら
ないために、正常な時とは逆の値が次段のスキャンフリ
ップフロップ１０４に格納される。
リップフロップ１０４の出力は比較器４０３により任意
の値が出力されて、その値が次段のスキャンフリップフ
ロップ１０４に格納される。逆に故障を持つスキャンフ
リップフロップ１０４は２つの出力が反転の関係になら
ないために、正常な時とは逆の値が次段のスキャンフリ
ップフロップ１０４に格納される。
【００５２】全てのスキャンフリップフロップ１０４に
比較結果が格納された後、再びセレクタ４０４を切り替
えて第１のパス４０１を用いる。第１のパス４０１によ
り、スキャン出力端子１０８からスキャンフリップフロ
ップ１０４に格納された値を観測すると、正常なスキャ
ンフリップフロップ１０４と故障を持つスキャンフリッ
プフロップ１０４の値の境目が観測できるため、スキャ
ンパスの故障箇所を特定できる。
比較結果が格納された後、再びセレクタ４０４を切り替
えて第１のパス４０１を用いる。第１のパス４０１によ
り、スキャン出力端子１０８からスキャンフリップフロ
ップ１０４に格納された値を観測すると、正常なスキャ
ンフリップフロップ１０４と故障を持つスキャンフリッ
プフロップ１０４の値の境目が観測できるため、スキャ
ンパスの故障箇所を特定できる。
【００５３】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
【００５４】（実施の形態５）この実施の形態５は、半
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
【００５５】図５は、本発明の実施の形態５における半
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
【００５６】図５において、１０１は半導体集積回路内
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、４０１は通常のスキ
ャンテストを行う第１のパス、４０２は次段フリップフ
ロップ（またはスキャン出力端子）を擬似的にセット・
リセット状態にする第２のパス、４０３はスキャンフリ
ップフロップ１０４のスキャン入力値と第１のパス４０
１上にあるスキャンフリップフロップ１０４の出力値と
を比較する比較器、４０４は第１のパス４０１と第２の
パス４０２の出力のどちらか一方を選択するセレクタ、
５０１は入力信号に遅延をつける遅延器を示している。
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、４０１は通常のスキ
ャンテストを行う第１のパス、４０２は次段フリップフ
ロップ（またはスキャン出力端子）を擬似的にセット・
リセット状態にする第２のパス、４０３はスキャンフリ
ップフロップ１０４のスキャン入力値と第１のパス４０
１上にあるスキャンフリップフロップ１０４の出力値と
を比較する比較器、４０４は第１のパス４０１と第２の
パス４０２の出力のどちらか一方を選択するセレクタ、
５０１は入力信号に遅延をつける遅延器を示している。
【００５７】次に、本実施の形態５における半導体集積
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図５に示す回路を例にとって説明す
る。
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図５に示す回路を例にとって説明す
る。
【００５８】本実施の形態５では、スキャン入力端子１
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
【００５９】全てに１の値を格納する場合、スキャンパ
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。
【００６０】第２のパス４０２を用いて、各スキャンフ
リップフロップ１０４のスキャン入力値と第１のパス４
０１上にあるスキャンフリップフロップ１０４の出力値
の比較値を比較器４０３により次段のスキャンフリップ
フロップ１０４に格納する。予め、スキャンフリップフ
ロップ１０４の入力値は遅延器５０１により遅延時間を
持たせて、出力値との比較を可能にしておく。
リップフロップ１０４のスキャン入力値と第１のパス４
０１上にあるスキャンフリップフロップ１０４の出力値
の比較値を比較器４０３により次段のスキャンフリップ
フロップ１０４に格納する。予め、スキャンフリップフ
ロップ１０４の入力値は遅延器５０１により遅延時間を
持たせて、出力値との比較を可能にしておく。
【００６１】この比較の結果、故障を持たない正常なス
キャンフリップフロップ１０４の出力は比較器４０３に
より任意の値が出力されて、その値が次段のスキャンフ
リップフロップ１０４に格納される。逆に故障を持つス
キャンフリップフロップ１０４は、出力値が故障の影響
を受けて反転するため、正常な時とは逆の値が次段のス
キャンフリップフロップ１０４に格納される。
キャンフリップフロップ１０４の出力は比較器４０３に
より任意の値が出力されて、その値が次段のスキャンフ
リップフロップ１０４に格納される。逆に故障を持つス
キャンフリップフロップ１０４は、出力値が故障の影響
を受けて反転するため、正常な時とは逆の値が次段のス
キャンフリップフロップ１０４に格納される。
【００６２】全てのスキャンフリップフロップ１０４に
比較結果が格納された後、再びセレクタ４０４を切り替
えて第１のパス４０１を用いる。第１のパス４０１によ
り、スキャン出力端子１０８からスキャンフリップフロ
ップ１０４に格納された値を観測すると、正常なスキャ
ンフリップフロップ１０４と故障を持つスキャンフリッ
プフロップ１０４の値の境目が観測できるため、スキャ
ンパスの故障箇所を特定できる。
比較結果が格納された後、再びセレクタ４０４を切り替
えて第１のパス４０１を用いる。第１のパス４０１によ
り、スキャン出力端子１０８からスキャンフリップフロ
ップ１０４に格納された値を観測すると、正常なスキャ
ンフリップフロップ１０４と故障を持つスキャンフリッ
プフロップ１０４の値の境目が観測できるため、スキャ
ンパスの故障箇所を特定できる。
【００６３】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
【００６４】（実施の形態６）この実施の形態６は、半
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
導体集積回路内の被検査回路に対し通常のスキャンパス
テストを行う第１のパスに加えて、次段のフリップフロ
ップ（またはスキャン出力端子）を擬似的にセット・リ
セット状態にする第２のパスを設けることで、セット・
リセットされたフリップフロップの状態をスキャン出力
端子から観測し、スキャンパスの故障箇所の特定を行う
ものである。
【００６５】図６は、本発明の実施の形態６における半
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
導体集積回路内のスキャンパスの故障箇所を特定するた
めのスキャンパスの構成を示す図である。
【００６６】図６において、１０１は半導体集積回路内
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、６０１は任意の定常
値を与える基準信号、４０１は通常のスキャンテストを
行う第１のパス、４０２は次段フリップフロップ（また
はスキャン出力端子）を擬似的にセット・リセット状態
にする第２のパス、４０３は基準信号６０１と第１のパ
ス４０１上にあるスキャンフリップフロップ１０４の出
力値とを比較する比較器、４０４は第１のパス４０１と
第２のパス４０２の出力のどちらか一方を選択するセレ
クタを示している。
の被検査回路、１０４はスキャンパスを構成するスキャ
ンフリップフロップ、１０７はスキャンデータを入力す
るためのスキャン入力端子、１０８はスキャンデータを
出力するためのスキャン出力端子、６０１は任意の定常
値を与える基準信号、４０１は通常のスキャンテストを
行う第１のパス、４０２は次段フリップフロップ（また
はスキャン出力端子）を擬似的にセット・リセット状態
にする第２のパス、４０３は基準信号６０１と第１のパ
ス４０１上にあるスキャンフリップフロップ１０４の出
力値とを比較する比較器、４０４は第１のパス４０１と
第２のパス４０２の出力のどちらか一方を選択するセレ
クタを示している。
【００６７】次に、本実施の形態６における半導体集積
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図６に示す回路を例にとって説明す
る。
回路内のスキャンパスの故障箇所を特定する半導体集積
回路装置の動作を、図６に示す回路を例にとって説明す
る。
【００６８】本実施の形態６では、スキャン入力端子１
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
０７から第１のパス４０１を通して、スキャンフリップ
フロップ１０４の全てに１の値を格納する場合と、全て
に０の値を格納する場合を設ける。
【００６９】全てに１の値を格納する場合、スキャンパ
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。第２のパス４０２を用いて、第１の
パス４０１上にある各スキャンフリップフロップ１０４
の出力信号と基準信号６０１との比較値を比較器４０３
により次段のスキャンフリップフロップ１０４に格納す
る。
スの０縮退故障箇所を、全てに０の値を格納する場合ス
キャンパスの１縮退故障箇所を特定できる。第１のパス
４０１を通して全てのスキャンフリップフロップ１０４
に、特定したい縮退故障に応じて１もしくは０の値を格
納する。各スキャンフリップフロップ１０４に値を格納
した後、セレクタ４０４を切り替えて、第２のパス４０
２を活性化させる。第２のパス４０２を用いて、第１の
パス４０１上にある各スキャンフリップフロップ１０４
の出力信号と基準信号６０１との比較値を比較器４０３
により次段のスキャンフリップフロップ１０４に格納す
る。
【００７０】ここで、故障を持たない正常なスキャンフ
リップフロップ１０４の出力は比較器４０３により任意
の値が出力されて、その値が次段のスキャンフリップフ
ロップ１０４に格納される。逆に故障を持つスキャンフ
リップフロップ１０４は、出力が故障の影響を受けて反
転するため、正常な時とは逆の値が次段のスキャンフリ
ップフロップ１０４に格納される。全てのスキャンフリ
ップフロップ１０４に比較結果が格納された後、再びセ
レクタ４０４を切り替えて第１のパス４０１を用いる。
第１のパス４０１により、スキャン出力端子１０８から
スキャンフリップフロップ１０４に格納された値を観測
すると、正常なスキャンフリップフロップ１０４と故障
を持つスキャンフリップフロップ１０４の値の境目が観
測できるため、スキャンパスの故障箇所を特定できる。
リップフロップ１０４の出力は比較器４０３により任意
の値が出力されて、その値が次段のスキャンフリップフ
ロップ１０４に格納される。逆に故障を持つスキャンフ
リップフロップ１０４は、出力が故障の影響を受けて反
転するため、正常な時とは逆の値が次段のスキャンフリ
ップフロップ１０４に格納される。全てのスキャンフリ
ップフロップ１０４に比較結果が格納された後、再びセ
レクタ４０４を切り替えて第１のパス４０１を用いる。
第１のパス４０１により、スキャン出力端子１０８から
スキャンフリップフロップ１０４に格納された値を観測
すると、正常なスキャンフリップフロップ１０４と故障
を持つスキャンフリップフロップ１０４の値の境目が観
測できるため、スキャンパスの故障箇所を特定できる。
【００７１】上記の手順により、半導体集積回路内のス
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
キャンパスの０縮退故障箇所及び１縮退故障箇所の特定
が可能になる。
【００７２】
【発明の効果】以上のように、本発明は、スキャン入力
端子及び出力端子数を増加することなく、目的とする半
導体集積回路の歩留向上解析を容易に実施できるスキャ
ンパスの製造不良箇所を特定する効果がある。
端子及び出力端子数を増加することなく、目的とする半
導体集積回路の歩留向上解析を容易に実施できるスキャ
ンパスの製造不良箇所を特定する効果がある。
【図１】本発明の実施の形態１における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
【図２】本発明の実施の形態２における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
【図３】本発明の実施の形態３における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
【図４】本発明の実施の形態４における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
【図５】本発明の実施の形態５における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
【図６】本発明の実施の形態６における半導体集積回路
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
内のスキャンパスの故障箇所を特定するためのスキャン
パスの構成を示す図
１０１ 被検査回路
１０２ 第１のスキャンパス
１０３ 第２のスキャンパス
１０４ スキャンフリップフロップ
１０５ 入力端子
１０６ 出力端子
１０７ スキャン入力端子
１０８ スキャン出力端子
１０９ ０縮退故障（仮定）
３０１ セット及びリセット機能を有するスキャンフリ
ップフロップ ４０１ 第１のパス ４０２ 第２のパス ４０３ 比較器 ４０４ セレクタ ５０１ 遅延器 ６０１ 基準信号
ップフロップ ４０１ 第１のパス ４０２ 第２のパス ４０３ 比較器 ４０４ セレクタ ５０１ 遅延器 ６０１ 基準信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2000−230965（ＪＰ，Ａ)
特開 昭62−55737（ＪＰ，Ａ)
特開 平６−230075（ＪＰ，Ａ)
特開 平９−281194（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
G06F 11/22 - 11/26
H01L 27/04
Claims (7)
- 【請求項１】半導体集積回路内の被検査回路をテストす
るための第１のスキャンパス入力及びスキャンパスの故
障箇所を特定するための第２のスキャンパス入力を備え
たスキャンフリップフロップと、複数あるスキャンフリ
ップフロップの前記第１のスキャンパス入力を用いて相
互に直列に接続しシフトレジスタ回路として動作させる
ための第１のスキャンパスと、前記第２のスキャンパス
入力を用いて相互に直列に接続しシフトレジスタ回路と
して動作させるための第２のスキャンパスを備え、 前記第１のスキャンパスにスキャン入力端子から入力し
た値を前記第２のスキャンパスでシフトし、正常時の出
力と比較するために他の第１のスキャンパスでスキャン
出力端子より取り出すように構成したことを特徴とする
半導体集積回路装置。 - 【請求項２】前記第１のスキャンパスに直列に接続され
た前記スキャンフリップフロップに保持される値が交互
に１，０になるように、前記スキャン入力端子から入力
することを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】前記第１のスキャンパスに直列に接続され
た前記スキャンフリップフロップを交互に外部より強制
的にセットまたはリセットする手段を備えたことを特徴
とする請求項２記載の半導体集積回路装置。 - 【請求項４】半導体集積回路内の被検査回路をテストす
るためのスキャンパスにおいて、フリップフロップのス
キャン出力を次段のフリップフロップへ入力するための
第１のパスと、反転関係にあるフリップフロップの２出
力の比較結果を任意の値として次段のフリップフロップ
に入力するための第２のパスと、前記第１のパスの出力
と前記第２のパスの出力のどちらか一方を選択するセレ
クタとを各々のフリップフロップの後ろに備え、正常時
の出力と比較するために前記第２のパスの比較結果を前
記第１のパスからスキャン出力端子より取り出すように
構成したことを特徴とする半導体集積回路装置。 - 【請求項５】半導体集積回路内の被検査回路をテストす
るためのスキャンパスにおいて、フリップフロップのス
キャン出力を次段のフリップフロップへ入力するための
第１のパスと、遅延器を通して遅延したフリップフロッ
プのスキャン入力信号とフリップフロップのスキャン出
力信号との比較結果を任意の値として次段のフリップフ
ロップに入力するための第２のパスと、前記第１のパス
の出力と前記第２のパスの出力のどちらか一方を選択す
るセレクタとを各々のフリップフロップの後ろに備え、
正常時の出力と比較するために前記第２のパスの比較結
果を前記第１のパスからスキャン出力端子より取り出す
ようにしたことを特徴とする半導体集積回路装置。 - 【請求項６】半導体集積回路内の被検査回路をテストす
るためのスキャンパスにおいて、フリップフロップのス
キャン出力を次段のフリップフロップへ入力するための
第１のパスと、任意の定常値を与える基準信号とフリッ
プフロップのスキャン出力信号との比較結果を任意の値
として次段のフリップフロップに入力するための第２の
パスと、前記第１のパスの出力と前記第２のパスの出力
のどちらか一方を選択するセレクタとを各々のフリップ
フロップの後ろに備え、正常時の出力と比較するために
前記第２のパスの比較結果を前記第１のパスからスキャ
ン出力端子より取り出すようにしたことを特徴とする半
導体集積回路装置。 - 【請求項７】半導体集積回路内の被検査回路をテストす
るスキャンパス経路に加えて、次段のフリップフロップ
を擬似的にセット・リセット状態にする経路を設けたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322999A JP3531635B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322999A JP3531635B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003130917A JP2003130917A (ja) | 2003-05-08 |
| JP3531635B2 true JP3531635B2 (ja) | 2004-05-31 |
Family
ID=19139951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001322999A Expired - Fee Related JP3531635B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531635B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564877B2 (en) * | 2014-04-11 | 2017-02-07 | Qualcomm Incorporated | Reset scheme for scan chains with asynchronous reset signals |
-
2001
- 2001-10-22 JP JP2001322999A patent/JP3531635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003130917A (ja) | 2003-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20090089637A1 (en) | Semiconductor test system and test method thereof | |
| US7392448B2 (en) | Method and apparatus for determining stuck-at fault locations in cell chains using scan chains | |
| JP5099869B2 (ja) | 半導体集積回路および半導体集積回路のテスト方法 | |
| JP3785388B2 (ja) | 故障検出方法 | |
| JP4265934B2 (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
| JP3531635B2 (ja) | 半導体集積回路装置 | |
| JPH06201801A (ja) | Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法 | |
| JP2007003338A (ja) | 半導体装置及びそのテスト方法 | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| JP5796404B2 (ja) | 半導体回路及びテスト方法 | |
| JP2007225514A (ja) | 半導体集積回路装置及びその検査方法 | |
| JPH08220192A (ja) | 組み込み型自己テスト論理回路 | |
| JP2010032428A (ja) | 半導体装置及び半導体装置の検査方法 | |
| JP2000304829A (ja) | 半導体検査方法 | |
| JP2008026074A (ja) | Ｉｃテスト方法及びｉｃ | |
| JP6413777B2 (ja) | 電子回路装置及び試験装置 | |
| JP3588052B2 (ja) | バウンダリスキャンテスト回路 | |
| JP3904737B2 (ja) | 半導体装置及びその製造方法 | |
| JP3998607B2 (ja) | 半導体集積回路装置の試験装置及び試験方法 | |
| CN118465500A (zh) | 芯片测试装置及存储介质 | |
| JP2003068866A (ja) | 半導体集積回路装置および半導体集積回路装置の設計方法 | |
| JPH0949863A (ja) | 半導体集積回路装置の故障検査方法 | |
| JP2006170678A (ja) | スキャンテスト回路 | |
| JP2003172768A (ja) | 集積回路 | |
| JP2002082146A (ja) | スキャンテスト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040223 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |