JPH05312916A - テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】ＬＳＩの各機能ユニット１０１，１０２，１０
３，１０４毎に、データ検出器１０５，１０６，１０
７，１０８，…を付加しユニット固有のタイミングで、
所望の信号を外部に取り出すこと。 【構成】外部より、クロック信号入力１２０、リセット
信号入力１２１を入力し、各機能ユニット１０１，１０
２，１０３，１０４毎に付加されているタイミング発生
器１１５，１１６，…でユニット固有の制御信号を、検
出器１０５，１０６，１０７，１０８，…及びマルチプ
レクサ１１７，１１８に供給し、時分割手法で各機能ユ
ニットの検出結果を外部端子を通して、ＬＳＩの外部に
引き出す。これにより、ＬＳＩ内部の所望の信号状態を
把握できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテスト回路に関し、特に
ＬＳＩの内部回路の不良検出機能を比較的簡単に構成で
きるテスト回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路は、チップサイズ
の増大、機能の増加によりＬＳＩの不良部分を検出する
ためのテストベクタの増大傾向は非常に大なるものがあ
る。そのため、不良が起こった場合の検出率向上は半導
体製作にとって欠くべからざるものとなっている。ま
た、ユーザもＬＳＩの品質の目安として故障検出率に注
目している。そのため、各方面からは多くのテスト手法
が提案されている。

【０００３】また、ＬＳＩ開発側からすれば故障検出率
の向上もさることながら実際ＬＳＩに不良が出た場合、
以下に不良箇所を特定出来るかも重要な項目となってい
る。

【０００４】前者の故障率向上の面からは、以下の方式
等が提案されている。

【０００５】スキャンパス方式やダンプ方式、圧縮方
式、クロスチェック方式（クロックチェック社の特許）
等があり、どの方式も一長一短があり、どのＬＳＩにも
対応するテスト手法は見あたらないのが現状である。

【０００６】スキャンパス手法は、全てのゲートにラッ
チ、シフト及びその制御信号が必要で、回路規模の増大
が起こり、通常３０％前後の素子数増加が常識となって
いる。このため、ＬＳＩに特有のＲＯＭやＲＡＭ等の部
分には対応できず、適応の箇所が限られ、その上ＬＳＩ
の価格が上がる場合がある。

【０００７】ダンプ方式、圧縮方式等は、レギュラリテ
ィの高い回路構成部分に限られており、ランダム回路等
の変則的な回路構成部分には適応出来ない。

【０００８】クロスチェック方式は、理論的に全ゲート
を検出出来るようになっているといわれているが、スキ
ャンパス方式と同様にレギュラリティの高い回路構成部
分には適応が困難である。例えば、ＲＯＭやＲＡＭ，Ｐ
ＬＡ等の回路構成部分には適応が困難である。また、全
ゲートにクロスチェックポイントを設けることは、素子
数の膨大な増加を招き、理論的には可能だが、現実的問
題としてはＬＳＩ上に実現は出来ない。選択的にクロス
チェックポイントを設けるにしても、検出率を犠牲にし
なければならず、選択枝は限られてくる。現状、選択的
にクロスチェックポイントを設けた場合の素子数の増加
は、２０％から３０％と言われている。

【０００９】後者の不良箇所の特定には、前記のテスト
方式の内、スキャンパス方式やクロスチェック方式等が
有効だが、ＬＳＩの素子数増大をまねくことは前記で述
べた通りである。

【００１０】図５，図６により、従来の代表的な例を説
明する。

【００１１】図５は、従来の一例を示すブロック図であ
る。本例は、スキャンパス方式の概略である。

【００１２】図５において、内部にある論理のゲート出
力４０１は、ＯＲゲート４１０，ＮＡＮＤゲート４１１
とから得られる。ゲート出力４０２は、ＡＮＤゲート４
１２，４１４，ＮＯＲゲート４１３から得られる。スキ
ャンパスを構成するラッチとシフト回路４０３には、ゲ
ート出力４０１，スルー出力４０７，制御信号４０５，
スキャンパス４０６が接続されている。スキャンパスを
構成するラッチとシフト回路４０４には、ゲート出力４
０２，スルー出力４０８，制御信号４０５，スキャンパ
ス４０６，出力４０９の端子が接続されている。

【００１３】ここで、制御信号４０５は、スキャンパス
全体の制御を司る制御信号、スキャンパス４０６は、Ｌ
ＳＩ内をループし、最終的にＬＳＩの外部に出力される
出力信号である。

【００１４】いま、ゲート出力４０１，４０２が、ある
一定の値を保持するときに、制御信号４０５により、ラ
ッチとシフト回路４０３，４０４に保持されているデー
タを書き込む事ができる。この動作は、ＬＳＩ内部全て
に亘り行われる。そのため、ゲート出力４０１，４０２
と同様のゲートに、全てラッチとシフト回路を具備すれ
ば、ＬＳＩのある時点の保持されているデータは全て把
握出来る事になる。この後、同様に制御信号４０５でシ
フトとラッチ回路をシフタとして制御してやれば、最終
的にＬＳＩに具備されている全ラッチとシフト回路を一
連のシフタと扱い、出力４０９より、ＬＳＩのある時点
の全データがシリアルアウトされる。

【００１５】図６は従来の他の例であるクロスチェック
方式のブロック図である。

【００１６】図６において、論理ゲート出力５０１を出
力するＮＡＮＤゲート５２０と、論理ゲート出力５０３
を出力するＮＯＲゲート５２１と、論理ゲート出力５０
２を出力するインバータ５２２と、クロスチェックオポ
イント（スイッチ）５０４，５０５，５０６と、センス
ライン５０９，５１０と、プローブラインドライバ信号
５０７，５０８の線と、制御部５１２と、ＬＳＩの全領
域をプローブするプローブラインドライバ５１１と、セ
ンスライン５１３をセンスアンプによりセンスするセン
スラインレシーバ５１３と、センスラインレシーバ５１
３を保持するデータレジスタ（シリアルシフト機能も有
する）５１４と、プローブラインドライバ５１１，セン
スラインレシーバ５１３及びデータレジスタ５１４を制
御するコントローラ５１２と、データレジスタ５１４を
シフトアウトする場合に用いる出力端子５１５とを備え
ている。

【００１７】この動作もスキャンパス同様に、ＬＳＩの
ある時点の保持されているデータを見るものである。
今、ゲート５２０，５２１，５２２に、あるデータが保
持されており、プローブラインドライバ５１１がアクテ
ィブになったときを考える。このとき、ゲート信号出力
５０１はクロスチェックポイント５０４を通してセンス
ライン５０９に呼び込まれる。同様にゲート信号出力５
０３はクロスチェックポイント５０５を通して、センス
ライン５１０に呼び込まれる。このとき、ゲート出力信
号５０２の出力結果は、プローブラインドライバ５０８
がアクティブにならないことから、センスライン５０９
には呼び込まれない。

【００１８】要するに、プローブラインドライバ５１１
は、排他的に出力され、常にプローブライン１箇所のみ
がアクティブになる。センスラインレシーバ５１３でセ
ンスされた値は、続くデータレジスタ５１４にとりこま
れる。その後、制御部５１２により、シフタ動作となり
出力５１５より出力される。前述の説明のように、プロ
ーブラインドライバ５１１を順次制御して、ＬＳＩの全
領域を網羅してＬＳＩ内部の状態を把握出来るようにな
っている。

【００１９】

【発明が解決しようとする課題】前述した従来のテスト
方式では、故障検出率向上に主眼を置いた方法であり、
そのために、素子数の増大を招いていた。特に不良が起
こった場合では、その場所の特定には困難があり、ＬＳ
Ｉ開発側においても素子数が多い場合には、現状では十
分な解決方法を示唆するものはない。

【００２０】本発明の目的は、前記問題点を解決し、素
子数の増大を招くことがなく、不良箇所の特定ができる
ようにしたテスト回路を提供することにある。

【００２１】

【課題を解決するための手段】本発明のテスト回路の構
成は、半導体集積回路の内部に複数の信号検出器を設
け、前記信号検出器を各々制御する手段を設け、前記信
号検出器の出力部を共通にするマルチプレクサを設け、
前記制御する手段の信号がタイミング発生器により出力
され、前記信号検出器の出力結果が前記半導体集積回路
の外部端子に出力されるようにしたことを特徴とする。

【００２２】

【実施例】図１は本発明の第１の実施例のテスト回路を
示すブロック図である。

【００２３】図１において、本実施例のテスト回路は、
機能ユニット１０１，１０２，１０３，１０４があり、
またマルチプレクサ１１７，１１８，検出器１０５，１
０６，１０７，１０８，タイミング発生器１１５，１１
６がある。ここでデータライン１０９〜１１４，クロッ
ク入力１２０の線、リセット入力１２１の線、外部端子
１１９への線で、接続されている。

【００２４】ＬＳＩ内部の機能ユニット１０１〜１０４
は、複数でＬＳＩを構成している。検出器１０５，１０
６，１０７，１０８はＬＳＩ内部の所望のデータライン
に保持されている値を取り出す。データライン１０９，
１１０，１１１，１１２，１１３，１１４は、ＬＳＩ内
部のデータラインで、各機能ユニット相互のデータ入出
力を行う。タイミング発生器１１５，１１６は、機能ユ
ニット毎に具備されているタイミング発生器で、ユニッ
ト毎に固有のタイミングを作る。

【００２５】マルチプレクサ１１７，１１８は、検出器
１０５，１０６，１０７，１０８の検出結果をマルチプ
レックスし、必要な信号のみを選択する。マルチプレク
サ出力１１９′は、外部端子１１９となり、ＬＳＩの外
部に出力される。入力１２０，１２１はタイミング発生
器をコントロールする信号で、各々クロック入力、リセ
ット入力となる。機能ユニット１０２，１０４にも同様
の付加回路が付いているが、ここでは説明を省略する。

【００２６】動作としては、データライン１０９〜１１
２のある時点のデータを検出器１０５〜１０８で取り出
す。検出器１０５〜１０８は、それぞれタイミング発生
器１１５，１１６により制御されており、各ユニット内
では排他的な制御信号となり、検出器を制御している。
そのタイミング図を、図４で示す。

【００２７】図４において、検出器１０５，１０６を制
御する信号は排他的、非重複の制御波形で、各ユニット
内では排他的で、ユニット間は同一の制御波形となる。
つまり、検出器１０５，１０７の制御信号は同一の信号
で、検出器１０６と１０８の制御信号も同一の信号とな
る。さらに検出器出力信号は各ユニットでマルチプレク
サ１１７，１１８に入力される。このマルチプレクサ１
１７，１１８も制御する必要があるが、図４にそのタイ
ミングを示す。マルチプレクサ１１７を制御する信号
は、ＬＳＩ内部では固有の制御波形で、他のユニットと
は異なる。この点が検出器を制御する制御波形と異なる
点である。この様に、マルチプレクサの出力１１９′は
各ユニットのマルチプレクサ制御信号により時分割され
た制御波形となる。

【００２８】以上説明したように、ＬＳＩに含まれる機
能ユニットのユニット数分のマルチプレクス制御信号が
必要だが、これらは既存の技術（カウンタ）等で実現可
能である。同様に各ユニットに置く検出器の数も、ＬＳ
Ｉ設計者が設計時に決定する事が可能で、それらを制御
する非重複制御波形も既存技術で可能である。

【００２９】図２は図１の最小の単位を示すブロック図
である。

【００３０】図２において、最小の単位は、機能ユニッ
ト２０１，タイミング発生器２０４，検出器２０２，２
０３，マルチプレクサ２０５，クロック入力２０７の端
子、リセット入力２０８の端子、外部端子への出力２０
６の配線、他の機能ユニットからの配線、他の機能ユニ
ットへの配線を有する。

【００３１】本質的に、この最小ユニットを積み上げて
ＬＳＩを設計すれば、本実施例のテスト方式に合致した
手法を得る事が出来る。

【００３２】次に、本発明の第２の実指定について図３
を用いて説明する。図３において、本発明の第２の実施
例は、回路ブロック３１０〜３２１を備え、各回路ブロ
ックは同一回路構成となっている。ここで、回路ブロッ
ク３１０は、機能ユニット３０１，検出器３０２，３０
３，タイミング発生器３０４，マルチプレクサ３０５を
有する。３０６はマルチプレックスされた出力３０６
は、直接外部端子出力となる。出力３０９はもう一つの
外部端子出力である。クロック入力３０７，リセット入
力３０８の配線は、各ブロック共通である。

【００３３】本実施例は、同一ＬＳＩを大きく２つのブ
ロックに分けたことにある。動作的には第１の実施例と
同じだが、タイミング発生器３０４の種類を同一の機能
ユニット数をもつ場合は半分にすることが出来る。

【００３４】以上、本実施例は、テスト回路を内蔵する
半導体集積回路において、素子数の大幅な増大を招かず
に、内部の回路に付加した検出器が所望の信号を取り出
せることにあり、そのためこれまでにない各々の機能ユ
ニットに独自のタイミング発生器が置かれ、またそれら
の出力をマルチプレックスした信号を同時にタイミング
発生器で制御し、出力端子に出力可能な機能を有する。

【００３５】

【発明の効果】以上説明したように、本発明は、従来の
テスト方式よりも素子数を大幅に増やす事無く、所望の
内部信号を外部から観測できるようにし、またこれまで
のテスト方式とは違い、内部で自走的制御が可能で、外
部からの余分な制御信号入力は必要でないという効果を
有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のテスト回路を示すブロ
ック図である。

【図２】図１で用いるテスト回路に使う最小ユニットを
示すブロック図である。

【図３】本発明の第２の実施例のテスト回路を示すブロ
ック図である。

【図４】図１の各部のタイミング図である。

【図５】従来のテスト回路の一例を示すブロック図であ
る。

【図６】従来のテスト回路の他例を示すブロック図であ
る。

【符号の説明】

１０１〜１０４，２０１，３０１ 機能ユニット １０５，１０６，１０７，１０８，２０２，２０３，３
０２，３０３ 検出器 １１５，１１６，２０４，３０４ タイミング発生器 １１７，１１８，２０５，３０５ マルチプレクサ １１９ 外部端子 １１９′ マルチプレクサ出力 １２０，２０７，３０７ クロック入力 １２１，２０８，３０８ リセット入力 ４０３，４０４ ラッチとシフト回路 ４１０ ＯＲゲート ４１１，５２０ ＮＡＮＤゲート ４１２，４１４ ＡＮＤゲート ４１３，５２１ ＮＯＲゲート ５２２ インバータ ５１１ プローブラインドライバ ５１２ 制御部 ５１３ センスラインレシーバ ５１４ データレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の内部に複数の信号検出
   器を設け、前記信号検出器を各々制御する手段を設け、
   前記信号検出器の出力部を共通にするマルチプレクサを
   設け、前記制御する手段の信号がタイミング発生器によ
   り出力され、前記信号検出器の出力結果が前記半導体集
   積回路の外部端子に出力されるようにしたことを特徴と
   するテスト回路。