JPH0666885A - バウンダリースキャン回路 - Google Patents
バウンダリースキャン回路Info
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- JPH0666885A JPH0666885A JP4221332A JP22133292A JPH0666885A JP H0666885 A JPH0666885 A JP H0666885A JP 4221332 A JP4221332 A JP 4221332A JP 22133292 A JP22133292 A JP 22133292A JP H0666885 A JPH0666885 A JP H0666885A
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Abstract
(57)【要約】
【目的】 集積回路の配線テストにおいて、シフトサイ
クルを減少させることによりテスト時間を短縮する。 【構成】 バウンダリースキャン回路は、出力用バウン
ダリースキャンセルＢ１〜Ｂｍをシリアルに接続してな
るテストデータレジスタ１３と、バウンダリースキャン
セルＢ１〜Ｂｍ及びＤ１〜Ｄｎのスキャンパスをシリア
ルに接続してなるシリアルデータパス２１と、選択手段
１７及び１８からなる分離手段１９と、排他的論理和生
成手段１５とを備えている。分離手段１９は出力用バウ
ンダリースキャンセルＢ１〜Ｂｍのスキャンパスをシリ
アルデータパス２１から分離せしめる。また、排他的論
理和生成手段１５は、テストデータレジスタ１３及び出
力用バウンダリースキャンセルＢ１〜Ｂｍのスキャン出
力信号ａ、ｂ１〜ｂｐの排他的論理和の演算結果をテス
トデータレジスタ１３にフィードバックする。
クルを減少させることによりテスト時間を短縮する。 【構成】 バウンダリースキャン回路は、出力用バウン
ダリースキャンセルＢ１〜Ｂｍをシリアルに接続してな
るテストデータレジスタ１３と、バウンダリースキャン
セルＢ１〜Ｂｍ及びＤ１〜Ｄｎのスキャンパスをシリア
ルに接続してなるシリアルデータパス２１と、選択手段
１７及び１８からなる分離手段１９と、排他的論理和生
成手段１５とを備えている。分離手段１９は出力用バウ
ンダリースキャンセルＢ１〜Ｂｍのスキャンパスをシリ
アルデータパス２１から分離せしめる。また、排他的論
理和生成手段１５は、テストデータレジスタ１３及び出
力用バウンダリースキャンセルＢ１〜Ｂｍのスキャン出
力信号ａ、ｂ１〜ｂｐの排他的論理和の演算結果をテス
トデータレジスタ１３にフィードバックする。
Description
【０００１】
【産業上の利用分野】本発明は集積回路において入出力
ピンに対応して設けられたバウンダリースキャンセルを
備えているバウンダリースキャン回路に関するものであ
る。
ピンに対応して設けられたバウンダリースキャンセルを
備えているバウンダリースキャン回路に関するものであ
る。
【０００２】
【従来の技術】近年、ボード（プリント基板等）上の構
成部品の集積度が飛躍的に向上し、従来のインサーキッ
トテスター等によるボードの評価が物理的に困難になり
つつある。そこで、集積回路において入出力ピンに対応
してバウンダリースキャンセルを設けておき、該集積回
路を用いてボードテストを行うことが重要になってきて
いる。このようなボードテストはバウンダリースキャン
と呼ばれており、該バウンダリースキャンについてはＩ
ＥＥＥ１１４９．１により標準化が図られている。
成部品の集積度が飛躍的に向上し、従来のインサーキッ
トテスター等によるボードの評価が物理的に困難になり
つつある。そこで、集積回路において入出力ピンに対応
してバウンダリースキャンセルを設けておき、該集積回
路を用いてボードテストを行うことが重要になってきて
いる。このようなボードテストはバウンダリースキャン
と呼ばれており、該バウンダリースキャンについてはＩ
ＥＥＥ１１４９．１により標準化が図られている。
【０００３】以下ＩＥＥＥ１１４９．１に準拠した集積
回路即ち従来のバウンダリースキャン回路を用いた場合
のボード上の部品間の配線テストを図面に基づいて説明
する。
回路即ち従来のバウンダリースキャン回路を用いた場合
のボード上の部品間の配線テストを図面に基づいて説明
する。
【０００４】図４及び図５はＩＥＥＥ１１４９．１に準
拠したバウンダリースキャンレジスタを内蔵する従来の
バウンダリースキャン回路が適用されたボードの構成の
概略を示す図である。同図において、集積回路１及び２
は、出力として定義された出力ピンＰ１〜Ｐｎ、Ｑ１〜
Ｑｍをそれぞれ備え、入力として定義された入力ピンＲ
１〜Ｒｐ、Ｓ１〜Ｓｎをそれぞれ備えている。集積回路
１の出力ピンＰ１〜Ｐｎと集積回路２の入力ピンＳ１〜
Ｓｎとはボード上の配線Ｔ１〜Ｔｎによりそれぞれ接続
されている。集積回路１及び２には、出力ピンＰ１〜Ｐ
ｎ、Ｑ１〜Ｑｍに対応して出力用バウンダリースキャン
セルＵ１〜Ｕｎ、Ｖ１〜Ｖｍがそれぞれ配置されてお
り、入力ピンＲ１〜Ｒｐ、Ｓ１〜Ｓｎに対応して入力用
バウンダリースキャンセルＹ１〜Ｙｐ、Ｚ１〜Ｚｎがそ
れぞれ配置されている。バウンダリースキャンセルＹ１
〜Ｙｐ、Ｕ１〜Ｕｎ、Ｚ１〜Ｚｎ及びＶ１〜Ｖｍのすべ
てのスキャンパスはシリアルに接続されボード上におけ
るシリアルデータパス３を構成している。このシリアル
データパス３へのデータはボード上の入力ポート４から
入力され、シリアルデータパス３からのデータはボード
上の出力ポート５から出力される。
拠したバウンダリースキャンレジスタを内蔵する従来の
バウンダリースキャン回路が適用されたボードの構成の
概略を示す図である。同図において、集積回路１及び２
は、出力として定義された出力ピンＰ１〜Ｐｎ、Ｑ１〜
Ｑｍをそれぞれ備え、入力として定義された入力ピンＲ
１〜Ｒｐ、Ｓ１〜Ｓｎをそれぞれ備えている。集積回路
１の出力ピンＰ１〜Ｐｎと集積回路２の入力ピンＳ１〜
Ｓｎとはボード上の配線Ｔ１〜Ｔｎによりそれぞれ接続
されている。集積回路１及び２には、出力ピンＰ１〜Ｐ
ｎ、Ｑ１〜Ｑｍに対応して出力用バウンダリースキャン
セルＵ１〜Ｕｎ、Ｖ１〜Ｖｍがそれぞれ配置されてお
り、入力ピンＲ１〜Ｒｐ、Ｓ１〜Ｓｎに対応して入力用
バウンダリースキャンセルＹ１〜Ｙｐ、Ｚ１〜Ｚｎがそ
れぞれ配置されている。バウンダリースキャンセルＹ１
〜Ｙｐ、Ｕ１〜Ｕｎ、Ｚ１〜Ｚｎ及びＶ１〜Ｖｍのすべ
てのスキャンパスはシリアルに接続されボード上におけ
るシリアルデータパス３を構成している。このシリアル
データパス３へのデータはボード上の入力ポート４から
入力され、シリアルデータパス３からのデータはボード
上の出力ポート５から出力される。
【０００５】以上のように構成された従来のバウンダリ
ースキャン回路において配線Ｔ１〜Ｔｎの１縮退故障テ
ストを行う際の動作について図４、図５及び図６を基に
説明する。予め、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令に
より、出力用バウンダリースキャンセルにテストデータ
がスキャンインされている。この場合、集積回路１の出
力用バウンダリースキャンセルＵ１〜Ｕｎのすべてには
論理値０が入力されている（図４参照）。そして、ＥＸ
ＴＥＳＴ命令を実行することにより集積回路１の全ての
出力ピンＰ１〜Ｐｎからテストデータとしての論理値０
が出力される。
ースキャン回路において配線Ｔ１〜Ｔｎの１縮退故障テ
ストを行う際の動作について図４、図５及び図６を基に
説明する。予め、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令に
より、出力用バウンダリースキャンセルにテストデータ
がスキャンインされている。この場合、集積回路１の出
力用バウンダリースキャンセルＵ１〜Ｕｎのすべてには
論理値０が入力されている（図４参照）。そして、ＥＸ
ＴＥＳＴ命令を実行することにより集積回路１の全ての
出力ピンＰ１〜Ｐｎからテストデータとしての論理値０
が出力される。
【０００６】図６はＩＥＥＥ１１４９．１で規定された
ＴＡＰコントローラの状態遷移図であり、同図におい
て、ＴＡＰコントローラがステートｓｔ１のＣａｐｕｔ
ｅｒ状態のときに、集積回路２の入力用バウンダリース
キャンセルＺ１〜Ｚｎに、配線Ｔ１〜Ｔｎを通じて集積
回路２の入力ピンＳ１〜Ｓｎが受け取った結果データと
しての論理値がロードされる（図５参照）。そして、Ｔ
ＡＰコントローラがステートｓｔ２のＳｈｉｆｔ状態の
ときに、集積回路２の入力用バウンダリースキャンセル
Ｚ１〜Ｚｎにロードされた結果データとしての上記論理
値が出力用バウンダリースキャンセルＶ１〜Ｖｍを経て
出力ポート５からスキャンアウトされる。スキャンアウ
トされたすべてのシリアルデータのうち上記結果データ
としての論理値の列がテストデータ（オール０）と比較
されることにより配線Ｔ１〜Ｔｎの１縮退故障を検出す
ることができる。
ＴＡＰコントローラの状態遷移図であり、同図におい
て、ＴＡＰコントローラがステートｓｔ１のＣａｐｕｔ
ｅｒ状態のときに、集積回路２の入力用バウンダリース
キャンセルＺ１〜Ｚｎに、配線Ｔ１〜Ｔｎを通じて集積
回路２の入力ピンＳ１〜Ｓｎが受け取った結果データと
しての論理値がロードされる（図５参照）。そして、Ｔ
ＡＰコントローラがステートｓｔ２のＳｈｉｆｔ状態の
ときに、集積回路２の入力用バウンダリースキャンセル
Ｚ１〜Ｚｎにロードされた結果データとしての上記論理
値が出力用バウンダリースキャンセルＶ１〜Ｖｍを経て
出力ポート５からスキャンアウトされる。スキャンアウ
トされたすべてのシリアルデータのうち上記結果データ
としての論理値の列がテストデータ（オール０）と比較
されることにより配線Ｔ１〜Ｔｎの１縮退故障を検出す
ることができる。
【０００７】
【発明が解決しようとする課題】ところで、上記のよう
な従来のバウンダリースキャン回路においては、配線テ
ストを行なうに際して、テストデータをスキャンインし
てから結果データをスキャンアウトするまでにｐ＋２ｎ
＋ｍサイクルのシフト動作が必要である。
な従来のバウンダリースキャン回路においては、配線テ
ストを行なうに際して、テストデータをスキャンインし
てから結果データをスキャンアウトするまでにｐ＋２ｎ
＋ｍサイクルのシフト動作が必要である。
【０００８】ところが、一般のボードにおいて、例え
ば、入力ピンの合計数がｉ本であり出力ピンの合計数が
ｊ本であるとすると、原理的には、配線テストのテスト
データをスキャンインするのに約（ｉ＋ｊ）サイクルの
時間が必要であり、配線テストの結果データをスキャン
アウトするのに約（ｉ＋ｊ）サイクルの時間が必要であ
るため、テスト時間全体としては約２×（ｉ＋ｊ）サイ
クルとなるので、部品の増加に従い飛躍的にテスト時間
が増加していくといった問題がある。
ば、入力ピンの合計数がｉ本であり出力ピンの合計数が
ｊ本であるとすると、原理的には、配線テストのテスト
データをスキャンインするのに約（ｉ＋ｊ）サイクルの
時間が必要であり、配線テストの結果データをスキャン
アウトするのに約（ｉ＋ｊ）サイクルの時間が必要であ
るため、テスト時間全体としては約２×（ｉ＋ｊ）サイ
クルとなるので、部品の増加に従い飛躍的にテスト時間
が増加していくといった問題がある。
【０００９】本発明は上記問題に鑑みなされたものであ
って、シフトサイクルを減少させることにより配線テス
トのテスト時間を短縮することが可能なバウンダリース
キャン回路を提供することを目的とする。
って、シフトサイクルを減少させることにより配線テス
トのテスト時間を短縮することが可能なバウンダリース
キャン回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、配線テストの結果データのスキ
ャンアウト時に不要な内容を持つバウンダリースキャン
セルのスキャンパスをシリアルデータパスから分離せし
めることにより、シリアルデータパスを短縮するもので
ある。
め、請求項１の発明は、配線テストの結果データのスキ
ャンアウト時に不要な内容を持つバウンダリースキャン
セルのスキャンパスをシリアルデータパスから分離せし
めることにより、シリアルデータパスを短縮するもので
ある。
【００１１】具体的に請求項１の発明が講じた解決手段
は、複数のピンのそれぞれに対応して設けられ且つそれ
ぞれがスキャンパスを有する複数のバウンダリースキャ
ンセルと、該複数のバウンダリースキャンセルのスキャ
ンパス同士がシリアルに接続されてなるシリアルデータ
パスとを備えているバウンダリースキャン回路を対象と
し、上記複数のバウンダリースキャンセルのスキャンパ
スのうちの少なくとも１つのスキャンパスを上記シリア
ルデータパスから分離せしめる分離手段を備えている構
成とするものである。
は、複数のピンのそれぞれに対応して設けられ且つそれ
ぞれがスキャンパスを有する複数のバウンダリースキャ
ンセルと、該複数のバウンダリースキャンセルのスキャ
ンパス同士がシリアルに接続されてなるシリアルデータ
パスとを備えているバウンダリースキャン回路を対象と
し、上記複数のバウンダリースキャンセルのスキャンパ
スのうちの少なくとも１つのスキャンパスを上記シリア
ルデータパスから分離せしめる分離手段を備えている構
成とするものである。
【００１２】さらに、請求項２の発明は、複数のバウン
ダリースキャンセルによりレジスタを構成し、レジスタ
のスキャン出力信号と該レジスタを構成するバウンダリ
ースキャンセルの少なくとも１つのスキャン出力信号と
の排他的論理和の演算結果を該レジスタのスキャン入力
に入力することにより、リニアフィードバックシフトレ
ジスタ（ＬＦＳＲ）を構成することによって、配線テス
トのテストデータを生成するものである。
ダリースキャンセルによりレジスタを構成し、レジスタ
のスキャン出力信号と該レジスタを構成するバウンダリ
ースキャンセルの少なくとも１つのスキャン出力信号と
の排他的論理和の演算結果を該レジスタのスキャン入力
に入力することにより、リニアフィードバックシフトレ
ジスタ（ＬＦＳＲ）を構成することによって、配線テス
トのテストデータを生成するものである。
【００１３】具体的に請求項２の発明が講じた解決手段
は、複数のピンのそれぞれに対応して設けられ且つそれ
ぞれがスキャンパスを有する複数のバウンダリースキャ
ンセルと、該複数のバウンダリースキャンセルのスキャ
ンパス同士がシリアルに接続されてなるシリアルデータ
パスとを備えているバウンダリースキャン回路を対象と
し、上記複数のバウンダリースキャンセルのうちの少な
くとも２つのバウンダリースキャンセル同士がシリアル
に接続されてなるレジスタと、該レジスタを構成するバ
ウンダリースキャンセルのすべてのスキャンパスを上記
シリアルデータパスから分離せしめる分離手段と、上記
レジスタを構成するバウンダリースキャンセルが出力す
るスキャン出力信号のうちの少なくとも１つのスキャン
出力信号と上記レジスタが出力するスキャン出力信号と
の排他的論理和を演算しその演算結果を該レジスタのス
キャン入力に出力する排他的論理和生成手段とを備えて
いる構成とするものである。
は、複数のピンのそれぞれに対応して設けられ且つそれ
ぞれがスキャンパスを有する複数のバウンダリースキャ
ンセルと、該複数のバウンダリースキャンセルのスキャ
ンパス同士がシリアルに接続されてなるシリアルデータ
パスとを備えているバウンダリースキャン回路を対象と
し、上記複数のバウンダリースキャンセルのうちの少な
くとも２つのバウンダリースキャンセル同士がシリアル
に接続されてなるレジスタと、該レジスタを構成するバ
ウンダリースキャンセルのすべてのスキャンパスを上記
シリアルデータパスから分離せしめる分離手段と、上記
レジスタを構成するバウンダリースキャンセルが出力す
るスキャン出力信号のうちの少なくとも１つのスキャン
出力信号と上記レジスタが出力するスキャン出力信号と
の排他的論理和を演算しその演算結果を該レジスタのス
キャン入力に出力する排他的論理和生成手段とを備えて
いる構成とするものである。
【００１４】
【作用】上記請求項１の発明の構成により、配線テスト
の結果データのスキャンアウト時において、分離手段は
不要な内容を持つバウンダリースキャンセルのスキャン
パスをシリアルデータパスから分離することができる。
従って、例えば、テストデータ入力ピンとテストデータ
出力ピンとの間のシリアルデータパスをチップの入力ピ
ンに対して設けられた入力用バウンダリースキャンセル
のスキャンパスだけに大幅に短縮することができる。
の結果データのスキャンアウト時において、分離手段は
不要な内容を持つバウンダリースキャンセルのスキャン
パスをシリアルデータパスから分離することができる。
従って、例えば、テストデータ入力ピンとテストデータ
出力ピンとの間のシリアルデータパスをチップの入力ピ
ンに対して設けられた入力用バウンダリースキャンセル
のスキャンパスだけに大幅に短縮することができる。
【００１５】さらに、請求項２の発明の構成により、レ
ジスタのスキャン出力信号と該レジスタ内のバウンダリ
ースキャンセルの少なくとも１つのスキャン出力信号と
の排他的論理和の演算結果を該レジスタのスキャン入力
に入力する、即ち、フィードバックすることによりリニ
アフィードバックシフトレジスタ（ＬＦＳＲ）を構成す
ることができる。上記ＬＦＳＲは疑似ランダムパターン
の発生器として動作させることが可能であるため、配線
テストで使用するテストデータを生成することができ
る。
ジスタのスキャン出力信号と該レジスタ内のバウンダリ
ースキャンセルの少なくとも１つのスキャン出力信号と
の排他的論理和の演算結果を該レジスタのスキャン入力
に入力する、即ち、フィードバックすることによりリニ
アフィードバックシフトレジスタ（ＬＦＳＲ）を構成す
ることができる。上記ＬＦＳＲは疑似ランダムパターン
の発生器として動作させることが可能であるため、配線
テストで使用するテストデータを生成することができ
る。
【００１６】
【実施例】以下、本発明の一実施例に係るバウンダリー
スキャン回路を図面に基づいて説明する。
スキャン回路を図面に基づいて説明する。
【００１７】図１は上記実施例に係るバウンダリースキ
ャン回路を示しており、同図において、チップ１０には
テストデータ入力ピン１１とテストデータ出力ピン１２
とが設けられており、テストデータ入力ピン１１には任
意のシリアルデータが入力され、テストデータ出力ピン
１２からは配線テストの結果データが出力される。
ャン回路を示しており、同図において、チップ１０には
テストデータ入力ピン１１とテストデータ出力ピン１２
とが設けられており、テストデータ入力ピン１１には任
意のシリアルデータが入力され、テストデータ出力ピン
１２からは配線テストの結果データが出力される。
【００１８】テストデータレジスタ１３は、出力と定義
されている複数の出力ピンＡ１〜Ａｍのそれぞれに対応
して設けられた出力用バウンダリースキャンセルＢ１〜
Ｂｍのスキャンパスをシリアル接続して構成され、テス
トデータレジスタ１４は、入力と定義されている複数の
入力ピンＣ１〜Ｃｎのそれぞれに対応して設けられた入
力用バウンダリースキャンセルＤ１〜Ｄｎのスキャンパ
スをシリアル接続して構成されている。
されている複数の出力ピンＡ１〜Ａｍのそれぞれに対応
して設けられた出力用バウンダリースキャンセルＢ１〜
Ｂｍのスキャンパスをシリアル接続して構成され、テス
トデータレジスタ１４は、入力と定義されている複数の
入力ピンＣ１〜Ｃｎのそれぞれに対応して設けられた入
力用バウンダリースキャンセルＤ１〜Ｄｎのスキャンパ
スをシリアル接続して構成されている。
【００１９】テストデータレジスタ１３から出力される
スキャン出力信号ａと、複数の出力用バウンダリースキ
ャンセルＢ１〜Ｂｍから出力されるスキャン出力信号の
うち少なくとも１つのスキャン出力信号ｂ１〜ｂｐとは
排他的論理和生成手段１５に入力され、該排他的論理和
生成手段１５はスキャン出力信号ａ及びｂ１〜ｂｐの排
他的論理和を演算しその演算結果を出力する。
スキャン出力信号ａと、複数の出力用バウンダリースキ
ャンセルＢ１〜Ｂｍから出力されるスキャン出力信号の
うち少なくとも１つのスキャン出力信号ｂ１〜ｂｐとは
排他的論理和生成手段１５に入力され、該排他的論理和
生成手段１５はスキャン出力信号ａ及びｂ１〜ｂｐの排
他的論理和を演算しその演算結果を出力する。
【００２０】排他的論理和生成手段１５の上記演算結果
は、制御信号ｃにより制御される２入力１出力の選択手
段１６の一方の入力端子βに入力され、選択手段１６の
出力信号は、テストデータレジスタ１３のスキャン入力
端子に入力される。選択手段１６の出力信号としては、
制御信号ｃが論理値１のときには入力端子αに入力され
ている信号が選択される一方、制御信号ｃが論理値０の
ときには入力端子βに入力されている信号が選択され
る。これにより、制御信号ｃが論理値０のとき、テスト
データレジスタ１３と排他的論理和生成手段１５と選択
手段１６とによりリニアフィードバックシフトレジスタ
２２を構成することができ、該リニアフィードバックシ
フトレジスタは疑似ランダムパターン生成器として機能
する。
は、制御信号ｃにより制御される２入力１出力の選択手
段１６の一方の入力端子βに入力され、選択手段１６の
出力信号は、テストデータレジスタ１３のスキャン入力
端子に入力される。選択手段１６の出力信号としては、
制御信号ｃが論理値１のときには入力端子αに入力され
ている信号が選択される一方、制御信号ｃが論理値０の
ときには入力端子βに入力されている信号が選択され
る。これにより、制御信号ｃが論理値０のとき、テスト
データレジスタ１３と排他的論理和生成手段１５と選択
手段１６とによりリニアフィードバックシフトレジスタ
２２を構成することができ、該リニアフィードバックシ
フトレジスタは疑似ランダムパターン生成器として機能
する。
【００２１】テストデータ入力ピン１１から入力された
任意のシリアルデータは、制御信号ｄにより制御される
１入力２出力の選択手段１７に入力される。上記任意の
シリアルデータは、選択手段１７の出力信号として、制
御信号ｄが論理値１のときには該出力信号の出力端子と
して出力端子αが選択され出力端子αから出力される一
方、制御信号ｄが論理値０のときには該出力信号の出力
端子として出力端子βが選択され出力端子βから出力さ
れる。選択手段１７の出力端子αから出力された出力信
号は選択手段１６の入力端子αに入力され、選択手段１
７の出力端子βから出力された出力信号は選択手段１８
の入力端子βに入力される。
任意のシリアルデータは、制御信号ｄにより制御される
１入力２出力の選択手段１７に入力される。上記任意の
シリアルデータは、選択手段１７の出力信号として、制
御信号ｄが論理値１のときには該出力信号の出力端子と
して出力端子αが選択され出力端子αから出力される一
方、制御信号ｄが論理値０のときには該出力信号の出力
端子として出力端子βが選択され出力端子βから出力さ
れる。選択手段１７の出力端子αから出力された出力信
号は選択手段１６の入力端子αに入力され、選択手段１
７の出力端子βから出力された出力信号は選択手段１８
の入力端子βに入力される。
【００２２】選択手段１８の出力信号としては、制御信
号ｅが論理値１のときには入力端子αに入力されている
信号が選択される一方、制御信号ｅが論理値０のときに
は入力端子βに入力されている信号が選択される。選択
手段１８の入力端子αにはテストデータレジスタ１３の
スキャン出力信号ａが入力される。選択手段１８の出力
信号はテストデータレジスタ１４のスキャン入力端子に
入力される。また、テストデータレジスタ１４のスキャ
ン出力信号は、テストデータ出力ピン１２から出力され
る。
号ｅが論理値１のときには入力端子αに入力されている
信号が選択される一方、制御信号ｅが論理値０のときに
は入力端子βに入力されている信号が選択される。選択
手段１８の入力端子αにはテストデータレジスタ１３の
スキャン出力信号ａが入力される。選択手段１８の出力
信号はテストデータレジスタ１４のスキャン入力端子に
入力される。また、テストデータレジスタ１４のスキャ
ン出力信号は、テストデータ出力ピン１２から出力され
る。
【００２３】上記２つの選択手段１７及び１８は分離手
段１９を構成し、該分離手段１９は、出力用バウンダリ
ースキャンセルＢ１〜Ｂｍ及び入力用バウンダリースキ
ャンセルＤ１〜Ｄｎのスキャンパス同士をシリアル接続
してなるシリアルデータパス２１から、テストデータレ
ジスタ１３内の出力用バウンダリースキャンセルＢ１〜
Ｂｍのすべてのスキャンパスを分離せしめる。
段１９を構成し、該分離手段１９は、出力用バウンダリ
ースキャンセルＢ１〜Ｂｍ及び入力用バウンダリースキ
ャンセルＤ１〜Ｄｎのスキャンパス同士をシリアル接続
してなるシリアルデータパス２１から、テストデータレ
ジスタ１３内の出力用バウンダリースキャンセルＢ１〜
Ｂｍのすべてのスキャンパスを分離せしめる。
【００２４】ＴＡＰコントローラが図６におけるステー
トｓｔ２のＳｈｉｆｔ状態のときに論理値１となる制御
信号ｆは、選択手段２０の入力端子αと、テストデータ
レジスタ１４の各スキャンクロック入力端子とに入力さ
れる。また、ＴＡＰコントローラが図６におけるステー
トｓｔ３のＥｘｉｔ１状態のときに論理値１となる制御
信号ｇは、選択手段２０の入力端子βに入力される。選
択手段２０の出力信号としては、制御信号ｈが論理値１
のときには入力端子αに入力されている信号が選択され
る一方、制御信号ｈが論理値０のときには入力端子βに
入力されている信号が選択される。選択手段２０の出力
信号はテストデータレジスタ１３の各スキャンクロック
入力端子に入力される。
トｓｔ２のＳｈｉｆｔ状態のときに論理値１となる制御
信号ｆは、選択手段２０の入力端子αと、テストデータ
レジスタ１４の各スキャンクロック入力端子とに入力さ
れる。また、ＴＡＰコントローラが図６におけるステー
トｓｔ３のＥｘｉｔ１状態のときに論理値１となる制御
信号ｇは、選択手段２０の入力端子βに入力される。選
択手段２０の出力信号としては、制御信号ｈが論理値１
のときには入力端子αに入力されている信号が選択され
る一方、制御信号ｈが論理値０のときには入力端子βに
入力されている信号が選択される。選択手段２０の出力
信号はテストデータレジスタ１３の各スキャンクロック
入力端子に入力される。
【００２５】以上のように構成されたバウンダリースキ
ャン回路における配線テスト時の動作を以下図２、図３
及び図６に基づいて説明する。図２及び図３において、
チップ１０の出力ピンＡ１〜Ａｍは、配線Ｅ１〜Ｅｍに
より他のチップ３０の入力ピンＦ１〜Ｆｍとそれぞれ接
続され、チップ１０の入力ピンＣ１〜Ｃｎは、配線Ｇ１
〜Ｇｎによりまた別のチップ５０の出力ピンＨ１〜Ｈｎ
とそれぞれ接続されているものとする。ここで、チップ
３０及び５０はチップ１０と同様のバウンダリースキャ
ン回路を持つものとする。
ャン回路における配線テスト時の動作を以下図２、図３
及び図６に基づいて説明する。図２及び図３において、
チップ１０の出力ピンＡ１〜Ａｍは、配線Ｅ１〜Ｅｍに
より他のチップ３０の入力ピンＦ１〜Ｆｍとそれぞれ接
続され、チップ１０の入力ピンＣ１〜Ｃｎは、配線Ｇ１
〜Ｇｎによりまた別のチップ５０の出力ピンＨ１〜Ｈｎ
とそれぞれ接続されているものとする。ここで、チップ
３０及び５０はチップ１０と同様のバウンダリースキャ
ン回路を持つものとする。
【００２６】まず、通常のＩＥＥＥ１１４９．１におけ
るＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令時には、制御信号
ｃ、ｄ、ｅ及びｈは論理値１となる。このとき、テスト
データ入力ピン１１とテストデータ出力ピン１２との間
のシリアルデータパス２１は図２の太線で示すようにバ
ウンダリースキャンセルＢ１〜Ｂｍ及びＤ１〜Ｄｎのす
べてのスキャンパスにより構成されている。この状態で
テストデータレジスタ１３に任意の論理値がテストデー
タ入力ピン１１からスキャンインされる。
るＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令時には、制御信号
ｃ、ｄ、ｅ及びｈは論理値１となる。このとき、テスト
データ入力ピン１１とテストデータ出力ピン１２との間
のシリアルデータパス２１は図２の太線で示すようにバ
ウンダリースキャンセルＢ１〜Ｂｍ及びＤ１〜Ｄｎのす
べてのスキャンパスにより構成されている。この状態で
テストデータレジスタ１３に任意の論理値がテストデー
タ入力ピン１１からスキャンインされる。
【００２７】次に、ある命令Ｘがカレント命令にされ
る。この命令Ｘがカレント命令である間、制御信号ｃ、
ｄ、ｅ及びｈは論理値０となることにより図３の太線で
示すようにシリアルデータパス２１からテストデータレ
ジスタ１３を分離することができる。このときテストデ
ータレジスタ１３と排他的論理和生成手段１５と選択手
段１６とによりリニアフィードバックシフトレジスタ２
２が構成され、疑似ランダムパターン生成器として機能
する。
る。この命令Ｘがカレント命令である間、制御信号ｃ、
ｄ、ｅ及びｈは論理値０となることにより図３の太線で
示すようにシリアルデータパス２１からテストデータレ
ジスタ１３を分離することができる。このときテストデ
ータレジスタ１３と排他的論理和生成手段１５と選択手
段１６とによりリニアフィードバックシフトレジスタ２
２が構成され、疑似ランダムパターン生成器として機能
する。
【００２８】図６はＩＥＥＥ１１４９．１で規定された
ＴＡＰコントローラの状態遷移図であり、同図におい
て、ＴＡＰコントローラがステートｓｔ１のＣａｐｔｕ
ｒｅ状態のとき、テストデータレジスタ１４内のバウン
ダリースキャンセルＤ１〜Ｄｎには、チップ５０の出力
用バウンダリースキャンセルＩ１〜Ｉｎから配線Ｇ１〜
Ｇｎを通じて配線テストの結果データとしての論理値が
ロードされる。
ＴＡＰコントローラの状態遷移図であり、同図におい
て、ＴＡＰコントローラがステートｓｔ１のＣａｐｔｕ
ｒｅ状態のとき、テストデータレジスタ１４内のバウン
ダリースキャンセルＤ１〜Ｄｎには、チップ５０の出力
用バウンダリースキャンセルＩ１〜Ｉｎから配線Ｇ１〜
Ｇｎを通じて配線テストの結果データとしての論理値が
ロードされる。
【００２９】次に、ＴＡＰコントローラがステートｓｔ
２のＳｈｉｆｔ状態のとき、テストデータレジスタ１４
内容だけがシリアルデータパス２１を通じてテストデー
タ出力ピン１２からスキャンアウトされる。このように
スキャンアウトされた結果データとチップ５０の出力ピ
ンＨ１〜Ｈｎに対応して設けられた出力用バウンダリー
スキャンセルＩ１〜Ｉｎの値（テストデータ）とが比較
されることにより配線Ｇ１〜Ｇｎの配線テストが行なわ
れる。
２のＳｈｉｆｔ状態のとき、テストデータレジスタ１４
内容だけがシリアルデータパス２１を通じてテストデー
タ出力ピン１２からスキャンアウトされる。このように
スキャンアウトされた結果データとチップ５０の出力ピ
ンＨ１〜Ｈｎに対応して設けられた出力用バウンダリー
スキャンセルＩ１〜Ｉｎの値（テストデータ）とが比較
されることにより配線Ｇ１〜Ｇｎの配線テストが行なわ
れる。
【００３０】次に、ＴＡＰコントローラがステートｓｔ
３のＥｘｉｔ１状態のときに制御信号ｇによりテストデ
ータレジスタ１３の内容が変化し、ＴＡＰコントローラ
がステートｓｔ６のＵｐｄａｔｅ状態のときに配線Ｅ１
〜Ｅｎの配線テストの新しいテストデータが出力され
る。
３のＥｘｉｔ１状態のときに制御信号ｇによりテストデ
ータレジスタ１３の内容が変化し、ＴＡＰコントローラ
がステートｓｔ６のＵｐｄａｔｅ状態のときに配線Ｅ１
〜Ｅｎの配線テストの新しいテストデータが出力され
る。
【００３１】このように、上記実施例に係るバウンダリ
ースキャン回路によると、配線テストの結果データのス
キャンアウト時において、テストデータ入力ピン１１と
テストデータ出力ピン１２との間のシリアルデータパス
２１をチップ１０の入力ピンＣ１〜Ｃｎに対応して設け
られた入力用バウンダリースキャンセルＤ１〜Ｄｎのス
キャンパスだけに大幅に短縮することができる。このた
め、入力用バウンダリースキャンセルＤ１〜Ｄｎが受け
取った結果データをスキャンアウトするのに要するサイ
クル数を飛躍的に短縮することができるので、配線テス
トのテスト時間を大幅に短縮することが可能である。
ースキャン回路によると、配線テストの結果データのス
キャンアウト時において、テストデータ入力ピン１１と
テストデータ出力ピン１２との間のシリアルデータパス
２１をチップ１０の入力ピンＣ１〜Ｃｎに対応して設け
られた入力用バウンダリースキャンセルＤ１〜Ｄｎのス
キャンパスだけに大幅に短縮することができる。このた
め、入力用バウンダリースキャンセルＤ１〜Ｄｎが受け
取った結果データをスキャンアウトするのに要するサイ
クル数を飛躍的に短縮することができるので、配線テス
トのテスト時間を大幅に短縮することが可能である。
【００３２】さらに、テストデータレジスタ１３はリニ
アフィードバックシフトレジスタ２２化されるため、疑
似ランダムパターン発生器として働き、自動的に配線テ
ストのテストデータを生成することができる。従って、
テストデータをスキャンインする必要がなくなりテスト
データをスキャンインするサイクルが不要となるため、
配線テストのテスト時間を大幅に短縮することが可能で
ある。
アフィードバックシフトレジスタ２２化されるため、疑
似ランダムパターン発生器として働き、自動的に配線テ
ストのテストデータを生成することができる。従って、
テストデータをスキャンインする必要がなくなりテスト
データをスキャンインするサイクルが不要となるため、
配線テストのテスト時間を大幅に短縮することが可能で
ある。
【００３３】
【発明の効果】以上説明したように、請求項１の発明に
係るバウンダリースキャン回路によると、ボード上の配
線テストを行う際における結果データのスキャンアウト
時に、不要な内容を持つバウンダリースキャンセルのス
キャンパスをシリアルデータパスから分離せしめること
ができるため、シリアルデータパスを大幅に短縮するこ
とができ、結果データのスキャンアウトサイクルを飛躍
的に減少させることが可能である。
係るバウンダリースキャン回路によると、ボード上の配
線テストを行う際における結果データのスキャンアウト
時に、不要な内容を持つバウンダリースキャンセルのス
キャンパスをシリアルデータパスから分離せしめること
ができるため、シリアルデータパスを大幅に短縮するこ
とができ、結果データのスキャンアウトサイクルを飛躍
的に減少させることが可能である。
【００３４】さらに、請求項２の発明に係るバウンダリ
ースキャン回路によると、複数のバウンダリースキャン
セルによりレジスタを構成し、レジスタのスキャン出力
信号と該レジスタを構成するバウンダリースキャンセル
の少なくとも１つのスキャン出力信号との排他的論理和
の演算結果を該レジスタのスキャン入力に入力すること
により、リニアフィードバックシフトレジスタ（ＬＦＳ
Ｒ）を構成することができるため、配線テスト用のテス
トデータを生成することが可能である。このため、予め
テストデータをスキャンインしておく必要がなくなるの
でスキャンインサイクルを省略することができる。例え
ば、一般のボードにおいて入力ピンの合計数がｉ本であ
り出力ピンの合計数がｊ本であるとすると、配線テスト
のテストデータをスキャンインする必要がないためテス
トデータを得るための時間は０であり、配線テストの結
果データをスキャンアウトするのに必要な時間は約ｉサ
イクルであるため、テスト時間は全体で約ｉサイクルと
なる。従来のバウンダリースキャン回路による場合に比
較して、配線テストのテスト時間を約ｉ／｛２×（ｉ＋
ｊ）｝に短縮することができる。ここで、入力ピンと出
力ピンとがほぼ同数の場合には、配線テストのテスト時
間は実に約４分の１に短縮される。
ースキャン回路によると、複数のバウンダリースキャン
セルによりレジスタを構成し、レジスタのスキャン出力
信号と該レジスタを構成するバウンダリースキャンセル
の少なくとも１つのスキャン出力信号との排他的論理和
の演算結果を該レジスタのスキャン入力に入力すること
により、リニアフィードバックシフトレジスタ（ＬＦＳ
Ｒ）を構成することができるため、配線テスト用のテス
トデータを生成することが可能である。このため、予め
テストデータをスキャンインしておく必要がなくなるの
でスキャンインサイクルを省略することができる。例え
ば、一般のボードにおいて入力ピンの合計数がｉ本であ
り出力ピンの合計数がｊ本であるとすると、配線テスト
のテストデータをスキャンインする必要がないためテス
トデータを得るための時間は０であり、配線テストの結
果データをスキャンアウトするのに必要な時間は約ｉサ
イクルであるため、テスト時間は全体で約ｉサイクルと
なる。従来のバウンダリースキャン回路による場合に比
較して、配線テストのテスト時間を約ｉ／｛２×（ｉ＋
ｊ）｝に短縮することができる。ここで、入力ピンと出
力ピンとがほぼ同数の場合には、配線テストのテスト時
間は実に約４分の１に短縮される。
【００３５】従って、本発明によると、シフトサイクル
を飛躍的に減少させることができるため配線テストのテ
スト時間を大幅に短縮することが可能である。
を飛躍的に減少させることができるため配線テストのテ
スト時間を大幅に短縮することが可能である。
【図１】本発明の一実施例に係るバウンダリースキャン
回路を示す配線図である。
回路を示す配線図である。
【図２】上記バウンダリースキャン回路のシリアルデー
タパスを示す配線図である。
タパスを示す配線図である。
【図３】上記バウンダリースキャン回路のシリアルデー
タパスの分離状態を示す配線図である。
タパスの分離状態を示す配線図である。
【図４】従来のバウンダリースキャン回路を示す配線図
である。
である。
【図５】従来のバウンダリースキャン回路を示す配線図
である。
である。
【図６】ＴＡＰコントローラの状態遷移図である。
１３ テストデータレジスタ １５ 排他的論理和生成手段 １９ 分離手段 ２１ シリアルデータパス Ｂ１〜Ｂｍ 出力用バウンダリースキャンセル Ｄ１〜Ｄｎ 入力用バウンダリースキャンセル
Claims (2)
- 【請求項１】 複数のピンのそれぞれに対応して設けら
れ且つそれぞれがスキャンパスを有する複数のバウンダ
リースキャンセルと、該複数のバウンダリースキャンセ
ルのスキャンパス同士がシリアルに接続されてなるシリ
アルデータパスとを備えているバウンダリースキャン回
路であって、 上記複数のバウンダリースキャンセルのスキャンパスの
うちの少なくとも１つのスキャンパスを上記シリアルデ
ータパスから分離せしめる分離手段を備えていることを
特徴とするバウンダリースキャン回路。 - 【請求項２】 複数のピンのそれぞれに対応して設けら
れ且つそれぞれがスキャンパスを有する複数のバウンダ
リースキャンセルと、該複数のバウンダリースキャンセ
ルのスキャンパス同士がシリアルに接続されてなるシリ
アルデータパスとを備えているバウンダリースキャン回
路であって、 上記複数のバウンダリースキャンセルのうちの少なくと
も２つのバウンダリースキャンセル同士がシリアルに接
続されてなるレジスタと、該レジスタを構成するバウン
ダリースキャンセルのすべてのスキャンパスを上記シリ
アルデータパスから分離せしめる分離手段と、上記レジ
スタを構成するバウンダリースキャンセルが出力するス
キャン出力信号のうちの少なくとも１つのスキャン出力
信号と上記レジスタが出力するスキャン出力信号との排
他的論理和を演算しその演算結果を該レジスタのスキャ
ン入力に出力する排他的論理和生成手段とを備えている
ことを特徴とするバウンダリースキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221332A JPH0666885A (ja) | 1992-08-20 | 1992-08-20 | バウンダリースキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221332A JPH0666885A (ja) | 1992-08-20 | 1992-08-20 | バウンダリースキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0666885A true JPH0666885A (ja) | 1994-03-11 |
Family
ID=16765151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221332A Withdrawn JPH0666885A (ja) | 1992-08-20 | 1992-08-20 | バウンダリースキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666885A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100515863B1 (ko) * | 2001-09-28 | 2005-09-21 | 가부시끼가이샤 도시바 | 반도체 집적 회로 |
| WO2008117380A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 半導体集積回路装置およびその試験方法 |
-
1992
- 1992-08-20 JP JP4221332A patent/JPH0666885A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100515863B1 (ko) * | 2001-09-28 | 2005-09-21 | 가부시끼가이샤 도시바 | 반도체 집적 회로 |
| US7057946B2 (en) | 2001-09-28 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having latching means capable of scanning |
| WO2008117380A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 半導体集積回路装置およびその試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |