JPH03115873A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03115873A JPH03115873A JP1254302A JP25430289A JPH03115873A JP H03115873 A JPH03115873 A JP H03115873A JP 1254302 A JP1254302 A JP 1254302A JP 25430289 A JP25430289 A JP 25430289A JP H03115873 A JPH03115873 A JP H03115873A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- converter
- terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にＡ／Ｄ変換器を
有する半導体集積回路に関する。
有する半導体集積回路に関する。
従来、この種の半導体集積回路（以下ＩＣとする）のテ
スト方法は、ＩＣを専用試験装置に接続しＩＣの複数の
入力端子（テスト端子及びデジタル端子）にデータを与
えて前記入力端子に与えられたデジタルデータの組合せ
によりＩＣ各部を動作させその結果をＩＣの出力端子よ
り出力させ検査していた。
スト方法は、ＩＣを専用試験装置に接続しＩＣの複数の
入力端子（テスト端子及びデジタル端子）にデータを与
えて前記入力端子に与えられたデジタルデータの組合せ
によりＩＣ各部を動作させその結果をＩＣの出力端子よ
り出力させ検査していた。
現在、ＩＣの素子集積率の向上は著じるしく、多くの機
能を１ケのＩＣに搭載することが可能となっている。そ
の結果多くの端子数が必要となっている。また、任意の
機能ブロックを自由に組み合わせて１ケのＩＣに搭載す
るというような事も可能である。テスト方法としては、
各機能ブロック１ケずつを単独に測定出来る様テストモ
ードを設定する必要がある。しかしながら、現状のテス
ト方法ではテストモードを設定するには新たに入力端子
を設置しなければならないという欠点がある。
能を１ケのＩＣに搭載することが可能となっている。そ
の結果多くの端子数が必要となっている。また、任意の
機能ブロックを自由に組み合わせて１ケのＩＣに搭載す
るというような事も可能である。テスト方法としては、
各機能ブロック１ケずつを単独に測定出来る様テストモ
ードを設定する必要がある。しかしながら、現状のテス
ト方法ではテストモードを設定するには新たに入力端子
を設置しなければならないという欠点がある。
本発明は、テスト信号を入力する１つのテスト端子と内
蔵されたＡ／Ｄ変換器の出力ディジタル信号をテストモ
ード信号として利用する手段を有している。
蔵されたＡ／Ｄ変換器の出力ディジタル信号をテストモ
ード信号として利用する手段を有している。
したがって、本発明によれば、ＩＣのビン数を増大する
ことなしに、ＩＣ内部にテストモードを簡単に複数個発
生させることができる。
ことなしに、ＩＣ内部にテストモードを簡単に複数個発
生させることができる。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。
第１図において入力端子Ｔはテスト端子である。
■は、Ａ／Ｄ変換器である。５７〜６０のＮｃｈトラン
スファゲートは、Ａ／Ｄ変換器の出力信号をマルチプレ
クサ８に入力する為の制御回路である。マルチプレクサ
８は、デコーダ回路６と４９〜５４Ｎｃ ｈ ）ランス
ファゲートで描成されている。回路３，４．５は、ＩＣ
各部の機能ブロックである。出力端子ＡＯ〜ＢＯは、Ａ
／Ｄ変換器の出力値で指定された各機能ブロックの結果
を出力する為の端子である。各機能ブロックは、データ
バス２に接続されておりデータの入出力を行っている。
スファゲートは、Ａ／Ｄ変換器の出力信号をマルチプレ
クサ８に入力する為の制御回路である。マルチプレクサ
８は、デコーダ回路６と４９〜５４Ｎｃ ｈ ）ランス
ファゲートで描成されている。回路３，４．５は、ＩＣ
各部の機能ブロックである。出力端子ＡＯ〜ＢＯは、Ａ
／Ｄ変換器の出力値で指定された各機能ブロックの結果
を出力する為の端子である。各機能ブロックは、データ
バス２に接続されておりデータの入出力を行っている。
テスト端子Ｔが低電位（以下“Ｌ′とする）のとき、Ｎ
ｃ ｈ ）ランスフアゲ−）５７．５８は非導通で、
Ｎｃｈトランスファゲート５９．６０は導通の為、Ａｉ
ｎ端子より入力されたアナログ電圧値に対するＡ／Ｄ変
換器の出力ティジタル信号はデータバスに出力されマル
チプレクサ８には入力されない。また、Ｎ ｃ ｈ ）
ランスファゲート５５．５６が導通なので、出力端子Ａ
Ｏ，ＢＯには内部ロジックからの信号が出力される。
ｃ ｈ ）ランスフアゲ−）５７．５８は非導通で、
Ｎｃｈトランスファゲート５９．６０は導通の為、Ａｉ
ｎ端子より入力されたアナログ電圧値に対するＡ／Ｄ変
換器の出力ティジタル信号はデータバスに出力されマル
チプレクサ８には入力されない。また、Ｎ ｃ ｈ ）
ランスファゲート５５．５６が導通なので、出力端子Ａ
Ｏ，ＢＯには内部ロジックからの信号が出力される。
テスト端子Ｔが高電位（以下Ｉ Ｈｌ とする）のとき
テスト状態となり、Ｎｃｈ）ランスフアゲ−）５７，５
８導通でＮｃｈトランスファゲート５９．６０は非導通
の為Ａｉｎ端子より入力されたアナログ電圧値に対する
Ａ／Ｄ変換器の出力ディジタル信号が、マルチプレクサ
８に入力され、データバスには出力されない。マルチプ
レクサ８に入力されたデータは、デコーダ回路６に入力
される。このコーダ回路は、選択された出力がＩ Ｈｌ
で他がＬ°となる。今デコーダ６の出力ａを選択したと
すると機能ブロック３が指定されたことになる。データ
バス２に機能ブロック３をチエツクする為の入力データ
を与えてやれば、その入力データに対する結果をＡＯ，
ＢＯ端子に出力させることが出来る。出力された結果を
専用試験装置でチエツクすることにより、機能ブロック
３のチエツクを行うことが出来る。
テスト状態となり、Ｎｃｈ）ランスフアゲ−）５７，５
８導通でＮｃｈトランスファゲート５９．６０は非導通
の為Ａｉｎ端子より入力されたアナログ電圧値に対する
Ａ／Ｄ変換器の出力ディジタル信号が、マルチプレクサ
８に入力され、データバスには出力されない。マルチプ
レクサ８に入力されたデータは、デコーダ回路６に入力
される。このコーダ回路は、選択された出力がＩ Ｈｌ
で他がＬ°となる。今デコーダ６の出力ａを選択したと
すると機能ブロック３が指定されたことになる。データ
バス２に機能ブロック３をチエツクする為の入力データ
を与えてやれば、その入力データに対する結果をＡＯ，
ＢＯ端子に出力させることが出来る。出力された結果を
専用試験装置でチエツクすることにより、機能ブロック
３のチエツクを行うことが出来る。
同様にして、Ａ／Ｄ変換器のＡｉｎ端子のアナログ入力
電圧値を変化させることにより、デコーダ６の出力を変
え他の機能ブロック４，５のチエツクを簡単に行うこと
が出来る。
電圧値を変化させることにより、デコーダ６の出力を変
え他の機能ブロック４，５のチエツクを簡単に行うこと
が出来る。
以上説明したように本発明のテスト回路は、テスト端子
とＡ／Ｄ変換器の出力ディジタル信号をモード切換信号
として利用することによりＩＣのビン数を増大すること
なしにＩＣ内部にテストモードを簡単に発生させること
が出来る効果がある。
とＡ／Ｄ変換器の出力ディジタル信号をモード切換信号
として利用することによりＩＣのビン数を増大すること
なしにＩＣ内部にテストモードを簡単に発生させること
が出来る効果がある。
４、
第１図は、本発明の一実施例のブロック図であ１・・・
・・・Ａ／Ｄ 変換器、２・・・・・・データバス、３
〜５・・・・・・テストを行う各機能ブロック、６・・
・・・デコーダ回路、７・・・・・・インバータゲート
、８・・・用マルチプレクサ回路、４９〜６０・・・・
・Ｎ ｃ ｈ ）ランスファゲート、Ｔ・・・・・・テ
スト端子、Ａｉｎ・・・・・・Ａ／Ｄ変換器アナログデ
ータ入力端子、ＡＯ，ＢＯ・・・・・・出力端子。
・・・Ａ／Ｄ 変換器、２・・・・・・データバス、３
〜５・・・・・・テストを行う各機能ブロック、６・・
・・・デコーダ回路、７・・・・・・インバータゲート
、８・・・用マルチプレクサ回路、４９〜６０・・・・
・Ｎ ｃ ｈ ）ランスファゲート、Ｔ・・・・・・テ
スト端子、Ａｉｎ・・・・・・Ａ／Ｄ変換器アナログデ
ータ入力端子、ＡＯ，ＢＯ・・・・・・出力端子。
Claims (1)
- 半導体集積回路をテスト状態にするか動作状態にするか
の制御をするテスト信号を入力とするテスト端子と、Ａ
／Ｄ変換器とを有し、テスト時に前記Ａ／Ｄ変換器の出
力ディジタル信号をテストモード切換信号とすることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254302A JPH03115873A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254302A JPH03115873A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03115873A true JPH03115873A (ja) | 1991-05-16 |
Family
ID=17263100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254302A Pending JPH03115873A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03115873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944723B2 (en) | 2001-03-02 | 2005-09-13 | Fujitsu Limited | Data processing device for processing data accessed by a buffer manager, and interface device |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
-
1989
- 1989-09-28 JP JP1254302A patent/JPH03115873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944723B2 (en) | 2001-03-02 | 2005-09-13 | Fujitsu Limited | Data processing device for processing data accessed by a buffer manager, and interface device |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0364925A1 (en) | Semiconductor integrated circuit having i/o terminals allowing independent connection test | |
| EP0721591A1 (en) | A method and device for testing of an integrated circuit | |
| US6813579B1 (en) | Apparatus and method for test mode control | |
| JPH03115873A (ja) | 半導体集積回路 | |
| JPH0474977A (ja) | 半導体集積回路 | |
| JP3207639B2 (ja) | 半導体集積回路 | |
| JP2972515B2 (ja) | 入出力バッファテスト回路 | |
| KR930006962B1 (ko) | 반도체 시험방법 | |
| JPS6222086A (ja) | 半導体集積回路 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
| JPH0727827A (ja) | モジュールおよびそれを用いた半導体集積回路装置 | |
| JPH0312572A (ja) | 半導体装置 | |
| JPH04172273A (ja) | 半導体集積回路 | |
| JPH03231519A (ja) | 半導体集積回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH04361179A (ja) | 半導体集積回路装置 | |
| JPH03129437A (ja) | Ｌｓｉテスト装置 | |
| JPS62291579A (ja) | テスト回路 | |
| JPH05264647A (ja) | 半導体装置のテスト回路 | |
| JPS61170835A (ja) | 論理集積回路パツケ−ジ | |
| JPH03279882A (ja) | 半導体集積回路 | |
| JPH03270036A (ja) | 緩衝回路 | |
| JPH03196541A (ja) | 半導体データ処理回路装置 | |
| JPH02290573A (ja) | 半導体集積回路 | |
| JPS63233384A (ja) | プリント板ユニツトの論理チエツク方法 |