JPS63233384A - プリント板ユニツトの論理チエツク方法 - Google Patents
プリント板ユニツトの論理チエツク方法Info
- Publication number
- JPS63233384A JPS63233384A JP62066092A JP6609287A JPS63233384A JP S63233384 A JPS63233384 A JP S63233384A JP 62066092 A JP62066092 A JP 62066092A JP 6609287 A JP6609287 A JP 6609287A JP S63233384 A JPS63233384 A JP S63233384A
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- Japan
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- circuit
- output
- logic
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- Pending
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- 238000012360 testing method Methods 0.000 claims abstract description 42
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 9
- 239000000523 sample Substances 0.000 abstract description 6
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はプリント板ユニットの論理チェック方法におい
て、試験時には回路構成が不明な回路に制御信号を入力
して出力を禁止させることにより、回路構成が判明して
いる回路のみ試験するものである。
て、試験時には回路構成が不明な回路に制御信号を入力
して出力を禁止させることにより、回路構成が判明して
いる回路のみ試験するものである。
本発明はプリント板ユニットの論理チェック方法に関す
るものであり、特に回路構成が不明な回路例えばＭＰＵ
やＭＰＵ周辺のＬＳＩ等と、回路構成が判明している回
路例えばゲートアレイ回路が１つのプリント板ユニット
に実装されているようなプリント板ユニットの論理チェ
ック方法に関するものである。
るものであり、特に回路構成が不明な回路例えばＭＰＵ
やＭＰＵ周辺のＬＳＩ等と、回路構成が判明している回
路例えばゲートアレイ回路が１つのプリント板ユニット
に実装されているようなプリント板ユニットの論理チェ
ック方法に関するものである。
特にＭＰｔＪやＭＰＵ周辺のＬＳＩについては、その論
理回路の機能や使用方法はわかったとしても、回路構成
まではわからないという状態であった。従って回路構成
が不明な回路がプリント板ユニットの一部に含まれてい
ると、論理回路に対応した論理チェックが行えず、プリ
ント板ユニット全体としての信頷性を落としていた。
理回路の機能や使用方法はわかったとしても、回路構成
まではわからないという状態であった。従って回路構成
が不明な回路がプリント板ユニットの一部に含まれてい
ると、論理回路に対応した論理チェックが行えず、プリ
ント板ユニット全体としての信頷性を落としていた。
第６図は従来のプリント板ユニットの論理チェック方法
を示すものである。
を示すものである。
第６図において、６１はプリント板ユニット。
６２−１〜３は論理回路をそれぞれ示す。
第６図に示す様な複数の論理回路６２−１〜３が実装さ
れたプリント板ユニット６１の論理チェックを行なう場
合は、プリント板ユニット６１の入力端子よりテストパ
ターンを印加して、実装された論理回路６２−１〜３を
介してプリント板ユニット６１の出力端子より出カバタ
ーンを出力させ、出力予期値と実際に出力された値とを
比較することにより論理チッックを行なっていた。
れたプリント板ユニット６１の論理チェックを行なう場
合は、プリント板ユニット６１の入力端子よりテストパ
ターンを印加して、実装された論理回路６２−１〜３を
介してプリント板ユニット６１の出力端子より出カバタ
ーンを出力させ、出力予期値と実際に出力された値とを
比較することにより論理チッックを行なっていた。
しかしながら、プリント板ユニットに実装された論理回
路の回路構成が全て分かっている際は問題が生じないが
、１つでも回路構成が不明な回路が実装されていると、
出力端子からの出カバターンが予期しにくいため、正確
な論理チェックがおこなえないという欠点があった。
路の回路構成が全て分かっている際は問題が生じないが
、１つでも回路構成が不明な回路が実装されていると、
出力端子からの出カバターンが予期しにくいため、正確
な論理チェックがおこなえないという欠点があった。
すなわち例えば第６図に示す論理回路の内、論理回路６
２−２がＭＰＵ等であり、回路構成が不明つまり入力に
対し出力が一義的に決定出来ない回路であるとすれば、
試験時には入力端子よりテストパターンを印加すること
により、論理回路６２−２は回路構成が不明であるため
論理回路６２−１からは正規の信号が出力されるが、論
理回路６２−２は回路構成が不明であるため論理回路６
２−２からの出力は予期しにくい。これにより論理回路
６２−３は論理回路６２−２からの出力信号を入力信号
としているので、いくら論理回路６２−３の回路構成が
分かっている回路であったとしても、結局論理回路６２
−３力信号も予期しにくいものとなる。これにり正確な
論理チェックを行えなかった。
２−２がＭＰＵ等であり、回路構成が不明つまり入力に
対し出力が一義的に決定出来ない回路であるとすれば、
試験時には入力端子よりテストパターンを印加すること
により、論理回路６２−２は回路構成が不明であるため
論理回路６２−１からは正規の信号が出力されるが、論
理回路６２−２は回路構成が不明であるため論理回路６
２−２からの出力は予期しにくい。これにより論理回路
６２−３は論理回路６２−２からの出力信号を入力信号
としているので、いくら論理回路６２−３の回路構成が
分かっている回路であったとしても、結局論理回路６２
−３力信号も予期しにくいものとなる。これにり正確な
論理チェックを行えなかった。
従って本発明はかかる問題点を改善したプリント板ユニ
ットの論理チェック方法を提供することを目的、とする
ものである。
ットの論理チェック方法を提供することを目的、とする
ものである。
Ｃ問題点を解決するための手段〕
第１図は本発明の原理図である。
本発明は試験時には実装された論理回路の内、論理不明
な論理回路３に出力禁止手段４より制御信号を入力して
論理回路３の出力を禁止し、論理回路２−１．２−２の
み試験するよう構成されている。
な論理回路３に出力禁止手段４より制御信号を入力して
論理回路３の出力を禁止し、論理回路２−１．２−２の
み試験するよう構成されている。
上記構成において、運用時は入力信号は論理回路２−１
．３．２−２を経由して出力される。一方、試験時は回
路構成が不明な論理回路３に出力禁止手段４より制御信
号を入力して論理回路３の出力を禁止させる。そして論
理回路２−１にテストパターンを入力し、その出力をそ
のまま論理回路２−２に入力し、出カバターンを得る様
にする。ここで、各論理回路２−１．２−２単体で試験
する様にしてもよい。この場合は論理回路２−１．２−
２毎にテストパターンを入力し、出カバターンを得てそ
れぞれ予期値と比較する。
．３．２−２を経由して出力される。一方、試験時は回
路構成が不明な論理回路３に出力禁止手段４より制御信
号を入力して論理回路３の出力を禁止させる。そして論
理回路２−１にテストパターンを入力し、その出力をそ
のまま論理回路２−２に入力し、出カバターンを得る様
にする。ここで、各論理回路２−１．２−２単体で試験
する様にしてもよい。この場合は論理回路２−１．２−
２毎にテストパターンを入力し、出カバターンを得てそ
れぞれ予期値と比較する。
以下、本発明の実施例を第２〜５図を用いて詳細に説明
する。
する。
第２図は本発明の第１の実施例を示すものであり、第３
図は本発明の第２の実施例を示すものであり、第４図は
本発明の第３の実施例を示すものであり、第５図は本発
明の第４の実施例を示すものである。
図は本発明の第２の実施例を示すものであり、第４図は
本発明の第３の実施例を示すものであり、第５図は本発
明の第４の実施例を示すものである。
第２〜５図を通じて、１は複数の論理回路を実装したプ
リント板ユニット、２１−１〜３は論理回路、２２．５
１−１．５１−２はプローブ、２３はスイッチ、２４は
比較部、３１は電子スイッチング回路、４１はマルチプ
レクサをそれぞれ示す。
リント板ユニット、２１−１〜３は論理回路、２２．５
１−１．５１−２はプローブ、２３はスイッチ、２４は
比較部、３１は電子スイッチング回路、４１はマルチプ
レクサをそれぞれ示す。
尚、論理回路２１−１．２１−３は回路構成が分かって
いるものとし、論理回路２１−２は回路構成が不明なも
のとして以下の説明を行なう。
いるものとし、論理回路２１−２は回路構成が不明なも
のとして以下の説明を行なう。
まず第１の実施例を説明する。
試験時には試験／実動作切り換え信号を、例えばＭＰＵ
−１”ＭＰＵ周辺のＬＳＩのような回路構成が不明な論
理回路２１−２に入力することにより、論理回路２１−
２の出力を禁止する。この時、テストパターンを回路構
成が予め分かっている論理回路、例えばゲートアレイ回
路のような論理回路２１−１に入力し、まず論理回路２
１−１の試験を行なう。この論理回路２１−１からの出
力信号ａを、以下試験が行われる論理回路の入力信号と
するわけであるから、プローブ２２を介しスイッチ２３
で短絡することにより、出力信号ａは論理回路２１−２
をスキップして別の回路構成が分かっている論理回路２
１−３の入力信号すとなり、次に論理回路２１−３の試
験を行ない、論理回路２１−３からの出力信号Ｃをプリ
ント板ユニットの出カバターンとする。この出カバター
ンと予期値とを比較部２４で比較し、良否判定を行なう
。
−１”ＭＰＵ周辺のＬＳＩのような回路構成が不明な論
理回路２１−２に入力することにより、論理回路２１−
２の出力を禁止する。この時、テストパターンを回路構
成が予め分かっている論理回路、例えばゲートアレイ回
路のような論理回路２１−１に入力し、まず論理回路２
１−１の試験を行なう。この論理回路２１−１からの出
力信号ａを、以下試験が行われる論理回路の入力信号と
するわけであるから、プローブ２２を介しスイッチ２３
で短絡することにより、出力信号ａは論理回路２１−２
をスキップして別の回路構成が分かっている論理回路２
１−３の入力信号すとなり、次に論理回路２１−３の試
験を行ない、論理回路２１−３からの出力信号Ｃをプリ
ント板ユニットの出カバターンとする。この出カバター
ンと予期値とを比較部２４で比較し、良否判定を行なう
。
また別のスキップ手段として、第３図の電子スイッチン
グ回路３１及びマルチプレクサ４１を用いたものがある
。
グ回路３１及びマルチプレクサ４１を用いたものがある
。
以下詳細に説明すると、第３図に示す実施例においては
、プリント板ユニット１の入力端子からテスパターンを
入力する。論理回路２１−１からの出力信号ａは２分岐
され、一方は論理回路２１−２へ、一方は電子スイッチ
ング回路３１へと入力される。
、プリント板ユニット１の入力端子からテスパターンを
入力する。論理回路２１−１からの出力信号ａは２分岐
され、一方は論理回路２１−２へ、一方は電子スイッチ
ング回路３１へと入力される。
また試験／実動作切り換え信号の方も２分岐され、論理
回路２１−２にはインバータ３２を介して電子スイッチ
ング回路３工には直接印加されるよう構成する。
回路２１−２にはインバータ３２を介して電子スイッチ
ング回路３工には直接印加されるよう構成する。
上記構成にすることにより、試験／実動作切り換え信号
が、例えば試験時は“１”、実動作時は“０”の信号で
あるとすると、試験／実動作切り換え信号が“ｌ”の信
号の時、すなわち試験時はインバータ３２を介すことよ
って、論理回路２１−２の出力端子がハイインピーダン
ス状態になり出力が禁止される。従って、論理回路２１
−１の出力信号ａは電子スイッチング回路３１を介して
、論理回路２１−３に入力されることにより、論理回路
２１−２はスキップされたことになる。また、試験／実
動作切り換え信号が“Ｏ”の時、すなわち実動作時は逆
に電子スイッチング回路３１がハイインピーダンス状態
になり出力が禁止される。従って、論理回路２１−１か
らの出力信号ａは論理回路２１−２を介して論理回路２
１−３に入力される。
が、例えば試験時は“１”、実動作時は“０”の信号で
あるとすると、試験／実動作切り換え信号が“ｌ”の信
号の時、すなわち試験時はインバータ３２を介すことよ
って、論理回路２１−２の出力端子がハイインピーダン
ス状態になり出力が禁止される。従って、論理回路２１
−１の出力信号ａは電子スイッチング回路３１を介して
、論理回路２１−３に入力されることにより、論理回路
２１−２はスキップされたことになる。また、試験／実
動作切り換え信号が“Ｏ”の時、すなわち実動作時は逆
に電子スイッチング回路３１がハイインピーダンス状態
になり出力が禁止される。従って、論理回路２１−１か
らの出力信号ａは論理回路２１−２を介して論理回路２
１−３に入力される。
次に第４図に示す実施例においては、プリント板ユニッ
ト１の入力端子からテストパターンを入力し、論理回路
２１−１からの出力信号ａは２分岐され、一方は論理回
路２１−２の入力信号となる。また一方は直接マルチプ
レクサ４１に入力される。ここで、プリント板ユニット
１の入力端子から入力された信号が実動作時のものであ
ったならば、試験／実動作切り換え信号で実動作状態に
切り換えることにより、信号すを選択しく信号ｂ＝倍信
号）論理回路２１−３に入力される。逆に試験時のもの
であったならば、試験／実動作切り換え信号で試験状態
に切り換えて信号Ｃを選択することにより（信号Ｃ−信
号ｄ）、論理回路２１−２をスキップして論理回路２１
−３に入力される。
ト１の入力端子からテストパターンを入力し、論理回路
２１−１からの出力信号ａは２分岐され、一方は論理回
路２１−２の入力信号となる。また一方は直接マルチプ
レクサ４１に入力される。ここで、プリント板ユニット
１の入力端子から入力された信号が実動作時のものであ
ったならば、試験／実動作切り換え信号で実動作状態に
切り換えることにより、信号すを選択しく信号ｂ＝倍信
号）論理回路２１−３に入力される。逆に試験時のもの
であったならば、試験／実動作切り換え信号で試験状態
に切り換えて信号Ｃを選択することにより（信号Ｃ−信
号ｄ）、論理回路２１−２をスキップして論理回路２１
−３に入力される。
その他、第４の実施例として第５図に示すものがある。
これは、試験時においてはまず前述同様、試験／実動作
切り換え信号により試験状態にする。それから、論理回
路２１’−１に対してテストパターンを入力して、論理
回路２１−１の出力信号ａをプローブ５１−１を通して
取り出すことにより、論理回路２１−１の出力判定を行
なう。次にプローブ５１−２を通し、テストパターンを
入力することにより論理回路２１−３の試験を行なう。
切り換え信号により試験状態にする。それから、論理回
路２１’−１に対してテストパターンを入力して、論理
回路２１−１の出力信号ａをプローブ５１−１を通して
取り出すことにより、論理回路２１−１の出力判定を行
なう。次にプローブ５１−２を通し、テストパターンを
入力することにより論理回路２１−３の試験を行なう。
すなわち、回路単体で試験するものである。
以上詳細に述べたように本発明によって、１つのプリン
ト板ユニットに回路構成が分かっている回路と、分かっ
ていない回路が実装されている場合、プリント板ユニッ
ト全体の試験ができなかったものが、回路構成が不明な
回路をスキップして、他の回路構成が分かっている回路
のみ試験するので、プリント板ユニット全体としての信
頼性の向上が望める。
ト板ユニットに回路構成が分かっている回路と、分かっ
ていない回路が実装されている場合、プリント板ユニッ
ト全体の試験ができなかったものが、回路構成が不明な
回路をスキップして、他の回路構成が分かっている回路
のみ試験するので、プリント板ユニット全体としての信
頼性の向上が望める。
第１図は本発明の原理図であり、
第２図は本発明の第１の実施例を示す図であり、第３図
は本発明の第２の実施例を示す図であり、第４図は本発
明の第３の実施例を示す図であり、第５図は本発明の第
４の実施例を示す図であり、第６図は従来のプリント板
ユニットの論理チェック方法を示す図である。 図において ｌ・・・プリント板ユニット ２−１．２−２．３・・・論理回路 ４・・・出力禁止手段 ２２．５１−１．５１−２・・・プローブ３１・・・電
子スイッチング手段 ３２・・・インバータ ４１・・・マルチプレクサ
は本発明の第２の実施例を示す図であり、第４図は本発
明の第３の実施例を示す図であり、第５図は本発明の第
４の実施例を示す図であり、第６図は従来のプリント板
ユニットの論理チェック方法を示す図である。 図において ｌ・・・プリント板ユニット ２−１．２−２．３・・・論理回路 ４・・・出力禁止手段 ２２．５１−１．５１−２・・・プローブ３１・・・電
子スイッチング手段 ３２・・・インバータ ４１・・・マルチプレクサ
Claims (3)
- （１）複数個の論理回路（２−１、２−２、３）を実装
したプリント板ユニットの論理チェック方法において、 試験時には実装された論理回路の内、論理不明な論理回
路（３）に出力禁止手段（４）より制御信号を入力して
該論理回路（３）の出力を禁止し、他の論理回路（２−
１、２−２）を試験することを特徴とするプリント板ユ
ニットの論理チェック方法。 - （２）前記他の論理回路（２−１、２−２）毎にテスト
パターンを入力し、回路全体で試験することを特徴とす
る特許請求の範囲第１項記載のプリント板ユニットの論
理チェック方法。 - （３）前記他の論理回路（２−１、２−２）のみを縦続
接続した状態でテストパターンを入力し、プリント板ユ
ニット全体で試験することを特徴とする特許請求の範囲
第１項記載のプリント板ユニットの論理チェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066092A JPS63233384A (ja) | 1987-03-20 | 1987-03-20 | プリント板ユニツトの論理チエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066092A JPS63233384A (ja) | 1987-03-20 | 1987-03-20 | プリント板ユニツトの論理チエツク方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63233384A true JPS63233384A (ja) | 1988-09-29 |
Family
ID=13305876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066092A Pending JPS63233384A (ja) | 1987-03-20 | 1987-03-20 | プリント板ユニツトの論理チエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63233384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225834A (en) * | 1990-12-06 | 1993-07-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit boundary scan test with multiplexed node selection |
-
1987
- 1987-03-20 JP JP62066092A patent/JPS63233384A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225834A (en) * | 1990-12-06 | 1993-07-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit boundary scan test with multiplexed node selection |
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