JP2972515B2 - 入出力バッファテスト回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入出力バッファテスト回
路に関し、特に半導体集積回路チップの入出力特性を測
定するテスト回路に関する。

【０００２】

【従来の技術】近年の半導体の集積技術の発展はめざま
しいものがあり、それにともない製品の部品数を減らし
て製品の軽薄短小化を進める半導体集積回路のユーザ側
の強い要求から、従来複数の半導体集積回路で構成され
ていた部品を１個の半導体集積回路で実現させる傾向が
強まっている。

【０００３】従来、この種の集積回路の開発方法として
は今日まで蓄積してきた資産を有効に生かし、かつ開発
期間を短縮させるために、図３の半導体集積回路３０１
に示すように、機能ブロック３０２，３０３を流用し、
同一チップ上に機能ブロックとして搭載し、各々の機能
ブロックを配線パターンで接続する構成をとっている。
またＬＳＩテスタによる製品のテスト方法も、製品に搭
載されている各機能ブロック３０２，３０３を、分離信
号発生回路３０４がテスト信号入力端子３１１より入力
バッファ部３０５を介して入力された信号から発生させ
た分離信号３３４，３３５によりそれぞれ独立に分離さ
せ、あらかじめ機能ブロック毎に用意されているテスト
パターンを流用して各ブロックのチェックを行い、全ブ
ロックの確認がなされた後に各ブロック間の接続をチェ
ックする方法がとられている。

【０００４】製品の入出力バッファの電気的特性、つま
り入力レベル電圧ＶＩＨ／ＶＩＬ、出力レベル電圧ＶＯ
Ｈ／ＶＯＬのテストは、前述したように機能ブロックを
それぞれ独立に分離させ、個別にテストパターンもしく
は各機能ブロック間の接続をチェックするテストパター
ンを用いて実施されている。

【０００５】ＶＩＨ／ＶＩＬのテストの場合、ＬＳＩテ
スタより半導体集積回路３０１の入力端子３０７〜３１
０へ入力レベル電圧を印加する。前記入力レベル電圧
は、入力バッファ部３０５を介し、機能ブロック３０
２，３０３内のラッチ３２６，３２７，３２９，３３０
へ入力される。これらラッチ３２６，３２７，３２９，
３３０はゲート素子が「０」とも「１」とも出力しない
ようなスレッシュホールドレベルに近い電圧である中間
レベル電圧が入力された場合でも必ず「０」または
「１」を出力するため、機能ブロック３０２，３０３内
の内部回路３２５，３２８へ中間レベル電圧が伝達され
ることはない。内部回路３２５，３２８はラッチ３２
６，３２７，３２９，３３０の出力を受けて動作する。
内部回路３２５，３２８が動作することにより内部回路
３２５，３２８の出力が出力バッファ部３０６を介して
出力端子３１２〜３１５へ出力されるので出力端子３１
２〜３１５の出力がテストパターンと一致しているかを
確認する。一致していれば「１」として印加した入力レ
ベル電圧は「１」、「０」として印加した入力レベル電
圧は「０」として半導体集積回路３０１が判定したこと
になる。次に「１」として印加する入力レベル電圧を変
化させて同様の確認を行う。これを繰り返すことにより
半導体集積回路３０１が「１」として判定する入力レベ
ル電圧ＶＩＨを測定する。半導体集積回路３０１が
「０」として判定する入力レベル電圧ＶＩＬも同様に測
定を行う。この際、入力バッファ部３０５へスレッシュ
ホールドレベルに近い電圧である中間レベル電圧が入力
されることになる。入力バッファ部３０５に中間レベル
電圧が入力された場合、入力バッファ部３０５は中間レ
ベル電圧を出力してしまう。例えばインバータの場合、
一般的に入出力特性は図６のようになるが、インバータ
に図６内のＡで示すような中間レベル電圧が印加される
と、Ｂで示すような中間レベル電圧を出力してしまう。
しかし、ラッチは中間レベル電圧が入力された場合でも
ラッチか閉じた後、出力を「０」または「１」に確定さ
せるためラッチより内部の回路へ中間レベル電圧が伝達
されることはない。つまり、半導体集積回路３０１へ印
加された入力レベル電圧はラッチ３２６，３２７，３２
９，３３０により「１」または「０」と判定される。

【０００６】またＶＯＨ／ＶＯＬのテストの場合は、前
述したテストパターンを走らせ、半導体集積回路３０１
の出力バッファ３２１〜３２４が「１」または「０」を
出力するように状態設定し、ＬＳＩテスタから前記バッ
ファに電流を流すことにより生ずる電圧上昇または前記
バッファからＬＳＩテスタへ電流を流すことにより生ず
る電圧降下をテストする。電圧降下，電圧上昇が製品の
保証している範囲内であれば良品、範囲外であれば不良
品と判定する。

【０００７】そのほか、〔特開平４−０７４９７７号公
報〕のように、入力レベル電圧ＶＩＨ／ＶＩＬ、出力レ
ベル電圧ＶＯＨ／ＶＯＬのテストを簡単に短時間で行お
うとする構成もある。これは、図４に示すような半導体
集積回路４０１においてテスト時は機能ブロックの代わ
りに配線４４２〜４４５を介して入力バッファ部４０５
と出力バッファ部４０６を接続することにより、出力バ
ッファ部４０６の出力が機能ブロック４０２，４０３の
影響を受けないようにしたものである。図５に示すよう
な簡単な入出力レベルテスト用パターンを用いることに
より、各機能ブロック用のテストパターンを用いる必要
がなくなると共に、出力バッファの状態設定を一斉に行
うことができるようにする方法である。

【０００８】

【発明が解決しようとする課題】上述した従来の複数の
機能ブロックを有する半導体集積回路において、入出力
バッファの電気的特性である入力レベル電圧ＶＩＨ／Ｖ
ＩＬ、出力レベル電圧ＶＯＨ／ＶＯＬをテストする場
合、以下に示す問題点がある。

【０００９】複数の機能ブロックを有する半導体集積回
路の場合、一つの機能ブロックが全ての入力端子，出力
端子と接続されていない場合がある。例えば図３に示し
た入力端子３０７，３０８、出力端子３１２，３１３は
機能ブロック３０２のみに接続され機能ブロック３０３
には接続されていない。また入力端子３０９，３１０、
出力端子３１４，３１５は機能ブロック３０３のみに接
続され機能ブロック３０２には接続されていない。機能
ブロックの数が増えれば増えるほど一つの機能ブロック
に対して接続されない端子が増える傾向にある。そのた
め、入出力バッファを全てテストするためには各入出力
バッファに対し、それぞれ接続されている機能ブロック
のテストパターンを使用しなければならず、テストが複
雑になってしまうという問題点があった。

【００１０】さらにＶＯＨ／ＶＯＬをテストする場合
は、まず各出力バッファ及び入出力バッファの状態設定
のために各端子毎にテストパターンをチェックし、各出
力バッファ及び入出力バッファが「１」を出力する状
態、「０」を出力する状態を見つけなければならない。
測定時には状態設定のためにテストパターンをあるパタ
ーンまで走らせ、必要な箇所で止め、製品の出力バッフ
ァ及び入出力バッファの電圧上昇、電圧降下を測定す
る。そのためテスト回数が多くなり、テストプログラム
が長く複雑になってしまい、非常に多くのテスト時間が
必要になるという問題点があった。

【００１１】また、図４の〔特開平４−０７４９７７〕
による半導体集積回路４０１では測定時に入力バッファ
部４０５と出力バッファ部４０６が配線４４２〜４４
５、出力切り換え回路４３３〜４３６を介して接続され
るが、ラッチ４２８，４２９，４３１，４３２を介さな
いため、端子４０７〜４１０に中間レベル電圧が入力さ
れた場合、出力切り換え回路４３３〜４３６の能力によ
り中間レベル電圧を「０」または「１」に確定させる。
一方、通常動作時には機能ブロック４０２，４０３内の
ラッチ４２８，４２９，４３１，４３２の能力により中
間レベル電圧を「０」または「１」に確定させる。した
がってラッチ４２８，４２９，４３１，４３２と出力切
り換え回路４３３〜４３６の能力は同等ではないため、
同じ入力レベル電圧に対して通常動作時のＶＩＨ／ＶＩ
Ｌ測定とテスト回路を用いたＶＩＨ／ＶＩＬの測定で
は、ＶＩＨ／ＶＩＬレベルが異なって測定されるという
問題点があった。

【００１２】本発明の目的は、前記問題点が解決され、
短時間でテストができ、しかも正確にテストできるよう
にした入出力バッファテスト回路を提供することにあ
る。

【００１３】

【課題を解決するための手段】上述した問題点を解決す
るため、本発明による入出力バッファテスト回路は、外
部端子に接続される入力バッファまたは入出力バッファ
の入力部に接続されたラッチ手段と、出力切り換え信号
により前記ラッチ手段からの出力を出力バッファまたは
前記入出力バッファの出力部を介して外部端子へ出力す
る出力切り換え手段と、出力切り換え手段の出力切り換
え信号を発生する切り換え信号発生手段とを半導体集積
回路チップに備えることを特徴とする。

【００１４】

【実施例】図１は本発明の第１の実施例の半導体集積回
路の内部を示すブロック図である。図１において、本実
施例の半導体集積回路１０１は、機能ブロック１０２，
１０３、分離信号発生回路１０４、テスト用ラッチ回路
１０５、入力バッファ部１０６、出力バッファ部１０７
を備えている。ここで、機能ブロック１０２は、内部回
路１２８、ラッチ１２９，１３０より構成されており、
機能ブロック１０３も同様に内部回路１３１、ラッチ１
３２，１３３より構成されている。機能ブロック１０２
と１０３は、配線１４２〜１４４によって接続されてい
る。

【００１５】入力端子１０８〜１１１より入力される各
信号は、入力バッファ部１０６を介して機能ブロック１
０２，１０３及びテスト用ラッチ回路１０５へ伝達され
る。機能ブロック１０２，１０３より出力される信号
は、出力切り換え回路１３８〜１４１を介し、出力バッ
ファ部１０７に伝達され、出力端子１１４〜１１７より
出力される。また、機能ブロック１０２，１０３内のラ
ッチ１２９，１３０，１３２，１３３と同形状のラッチ
１３４〜１３７で構成されたテスト用ラッチ回路１０５
の出力信号も出力切り換え回路１３８〜１４１を介し、
出力バッファ部１０７に伝達され、出力端子１１４〜１
１７より出力される。テスト信号入力端子１１３より入
力されるテスト信号は、入力バッファ部１０６を介し出
力切り換え回路１３８〜１４１に出力切り換え信号とし
て伝達される。出力切り換え回路１３８〜１４１は出力
切り換え信号として「０」が入力された時は機能ブロッ
ク１０２，１０３の出力を出力し、「１」が入力された
時はテスト用ラッチ回路１０５の出力を出力する。つま
り、機能ブロック１０２，１０３の出力とテスト用ラッ
チ回路１０５の出力のどちらの出力を出力端子１１４〜
１１７より出力するかの選択は、テスト信号入力端子１
１３より入力されるテスト信号により行われる。テスト
信号入力端子１１２から入力されるテスト信号は、入力
バッファ部１０６を介して分離信号発生回路１０４へ入
力され、分離信号１４５，１４６が出力される。分離信
号１４５によって機能ブロック１０２が機能ブロック１
０３より切り離され、あらかじめ機能ブロック１０２に
対して用意されているテストパターンを使用してテスト
が出来る状態に設定される。同様に分離信号１４６によ
って機能ブロック１０３が機能ブロック１０２より切り
離され、あらかじめ機能ブロック１０３に対して用意さ
れているテストパターンを使用してテストが出来る状態
に設定される。

【００１６】次に本実施例の動作について説明すると、
まず通常動作時は、テスト信号入力端子１１３を「０」
にクランプしておきテスト信号として「０」を入力す
る。入力端子１０８〜１１１より入力される各信号は、
入力バッファ部１０６を介して機能ブロック１０２，１
０３及びテスト用ラッチ回路１０５へ伝達される。ラッ
チ１２９〜１３３は、入力バッファ部１０６から機能ブ
ロック１０２，１０３への入力を受け「０」または
「１」の出力を内部回路１２８，１３１へ伝達する。す
なわちラッチ１２９，１３０，１３２，１３３は機能ブ
ロック１０２，１０３への入力レベル電圧の「０」，
「１」判定を行っている。したがって入力端子１０８〜
１１１に、中間レベル電圧が印加された場合でも、中間
レベル電圧が内部回路１２８，１３１へ伝達されること
はない。

【００１７】この時、出力切り換え回路１３８〜１４１
には出力切り換え信号として「０」が入力されるので出
力切り換え回路１３８〜１４１を介して機能ブロック１
０２，１０３の出力が出力バッファ部１０７へ伝達され
る。よって出力端子１１４〜１１７には出力バッファ部
１０７を介し、機能ブロック１０２，１０３の出力が出
力され、テスト用ラッチ回路１０５の出力は出力されな
い。

【００１８】入力バッファ部１０６，出力バッファ部１
０７のテスト実行時は、テスト信号入力端子１１３より
テスト信号として「１」を入力する。その時、出力切り
換え回路１３８〜１４１には出力切り換え信号として
「１」が入力される。よって機能ブロック１０２，１０
３の出力は出力バッファ部１０７へ伝達されず、入力端
子１０８〜１１１より入力された信号は入力バッファ部
１０６，テスト用ラッチ回路１０５を介して出力バッフ
ァ部１０７へ伝達されて出力端子１１４〜１１７より出
力される。

【００１９】以上より、入力端子と出力端子は入力バッ
ファ部１０６内のバッファ，テスト用ラッチ回路１０５
内のラッチ，出力切り換え回路１３８〜１４１，出力バ
ッファ部１０７内のバッファを介して接続されたことに
なる。したがって、入力端子１０８〜１１１より入力さ
れた信号はテスト用ラッチ回路１０５内のラッチ１３４
〜１３７により「０」または「１」と判定され、出力端
子１１４〜１１７には「０」または「１」の信号が出力
される。半導体集積回路１０１に「０」が入力されたと
いうことは、機能ブロック１０２，１０３においてラッ
チ１２９，１３０，１３２，１３３から内部回路１２
８，１３１に「０」が入力されたということである。同
様に、半導体集積回路１０１に「１」が入力されたとい
うことは、機能ブロック１０２，１０３においてラッチ
１２９，１３０，１３２，１３３から内部回路１２８，
１３１に「１」が入力されたということである。つま
り、半導体集積回路１０１への入力は機能ブロック１０
２，１０３内のラッチ１２９，１３０，１３２，１３３
によって、「０」または「１」と判定される。

【００２０】通常動作時には入力端子１０８〜１１１よ
り入力された信号は機能ブロック１０２，１０３内にお
いてラッチ１２９，１３０，１３２，１３３により
「０」または「１」と判定され、内部回路１２８，１３
１には「０」または「１」の信号が伝達される。テスト
用ラッチ回路１０５内のラッチ１３４〜１３７と機能ブ
ロック１０２，１０３内のラッチ１２９，１３０，１３
２，１３３は同形状のラッチなので、入力レベル電圧が
等しいものであれば、テスト実行時にテスト用ラッチ１
０５内のラッチ１３４〜１３７が入力レベル電圧を
「０」または「１」と判定する結果と、通常動作時に機
能ブロック１０２，１０３内のラッチ１２９，１３０，
１３２，１３３が入力レベル電圧を「０」または「１」
と判定する結果は等しいものとなる。つまり、通常動作
時に機能ブロック１０２，１０３において、ラッチ１２
９，１３０，１３２，１３３から内部回路１２８，１３
１へ伝達される信号と同等の信号が、テスト実行時には
テスト用ラッチ回路１０５内のラッチ１３４〜１３７か
ら出力切り換え回路１３８〜１４１を介して出力端子１
１４〜１１７に出力されることになる。

【００２１】テスト信号を入力することで上記テスト状
態を設定し、入力端子に対して「１」，「０」それぞれ
の状態が入力される図５に示すような簡単な入出力レベ
ルテスト用パターンを使用し、ＬＳＩテスタより入力端
子へ入力レベル電圧を印加してテストパターンを流すこ
とにより、入力端子１０８〜１１１の入力レベル電圧を
一度にテストすることができる。

【００２２】また図５の入出力レベルテスト用パターン
を使用すれば１パターン目ですべての出力端子が「０」
に設定され、２パターン目ですべての出力端子が「１」
に設定される。そのため図５に示す入出力レベルテスト
用パターンを１パターンまで走らせてから止めてＬＳＩ
テスタから前記出力バッファへ電流を流し込むことによ
って出力端子１１４〜１１７のＶＯＬを、２パターンま
で走らせてから止めて半導体集積回路１０１の出力バッ
ファからＬＳＩテスタへ電流を引くことにより出力端子
１１４〜１１７のＶＯＨを簡単にテストすることができ
る。

【００２３】以上より非常に短い簡単なテストパターン
で、しかも簡単に入，出力バッファの入，出力レベルを
テストすることが実現される。

【００２４】図２は本発明の第２の実施例の半導体集積
回路の内部を示すブロック図である。図２において、本
実施例の半導体集積回路２０１は、機能ブロック２０
２，２０３、分離信号発生回路２０４、入力バッファ部
２０５、出力バッファ部２０６を備えており、各機能ブ
ロック間は配線２４１〜２４３によって接続されてい
る。機能ブロック２０２は内部回路２２９、ラッチ２３
０，２３１、出力切り換え回路２２７，２２８より構成
されており、ラッチ２３０，２３１の出力は内部回路２
２９を介し出力切り換え回路２２７，２２８に伝達され
る。またラッチ２３０，２３１と出力切り換え回路２２
７，２２８は配線２３２，２３３により接続されてい
る。

【００２５】同様に機能ブロック２０３は内部回路２３
６，ラッチ２３７，２３８、出力切り換え回路２３４，
２３５より構成されており、ラッチ２３７，２３８の出
力は内部回路２３６を介し出力切り換え回路２３４，２
３５に伝達される。またラッチ２３７，２３８と出力切
り換え回路２３４，２３５は配線２３９，２４０により
接続されている。機能ブロック２０２，２０３内の出力
切り換え回路２２７，２２８，２３４，２３５は出力切
り換え信号としてテスト信号配線２４６より「０」が入
力された時は内部回路２２９，２３６の出力を出力し、
「１」が入力された時は配線２３２，２３３，２３９，
２４０を介してラッチ２３０，２３１，２３７，２３８
の出力を出力する。入力端子２０７〜２１０より入力さ
れる各信号は入力バッファ部２０５を介して機能ブロッ
ク２０２，２０３へ伝達される。機能ブロック２０２，
２０３より出力される信号は出力バッファ部２０６を介
して出力端子２１３〜２１６へ出力される。

【００２６】テスト信号入力端子２１２より入力される
テスト信号は入力バッファ２２２を介して機能ブロック
２０２，２０３内の出力切り換え回路２２７，２２８，
２３４，２３５に出力切り換え信号として入力される。
入力バッファ２２２の出力によって機能ブロック２０
２，２０３内の出力切り換え回路２２７，２２８，２３
４，２３５の出力が切り替えられる。つまり、機能ブロ
ック２０２，２０３内の内部回路２２９，２３６の出力
とラッチ２３０，２３１，２３７，２３８の出力のどち
らの出力を端子より出力するかの選択は、テスト信号入
力端子２１２より入力されるテスト信号により行われ
る。テスト信号入力端子２１１より入力されるテスト信
号は入力バッファ２２１を介して分離信号発生回路２０
４へ入力され、分離信号２４４，２４５が出力される。
分離信号２４４によって機能ブロック２０２が機能ブロ
ック２０３より切り離され、あらかじめ機能ブロック２
０２に対して用意されているテストパターンを使用して
テストが出来る状態に設定される。同様に分離信号２４
５によって機能ブロック２０３が機能ブロック２０２よ
り切り離され、あらかじめ機能ブロック２０３に対して
用意されているテストパターンを使用してテストが出来
る状態に設定される。

【００２７】次に本実施例の動作について説明すると、
まず通常動作時は、テスト信号入力端子２１２を「０」
にクランプしておきテスト信号として「０」を入力す
る。そのとき、機能ブロック２０２，２０３内の出力切
り換え回路２２７，２２８，２３４，２３５には出力切
り換え信号として「０」が入力される。よって機能ブロ
ック２０２，２０３内の出力切り換え回路２２７，２３
４，２３５は内部回路２２９，２３６の出力を機能ブロ
ック２０２，２０３の出力として出力バッファ部２０６
を介して出力端子２１３〜２１６へ出力する。

【００２８】入力バッファ部２０５，出力バッファ部２
０６の入力レベル電圧ＶＩＨ／ＶＩＬ，出力レベル電圧
ＶＯＨ／ＶＯＬ測定時は、テスト信号入力端子２１２よ
りテスト信号として「１」を入力する。そのとき、機能
ブロック２０２，２０３内の出力切り換え回路２２７，
２２８，２３４，２３５には出力切り換え信号として
「１」が入力される。よって機能ブロック２０２，２０
３内の内部回路２２９，２３６の出力は出力端子２１３
〜２１６へは伝達されず、出力切り換え回路２２７，２
２８，２３４，２３５はラッチ２３０，２３１，２３
７，２３８の出力を機能ブロック２０２，２０３の出力
として出力バッファ部２０６を介して出力端子２１３〜
２１６へ出力する。

【００２９】以上より、入力端子２０７〜２１０と出力
端子２１３〜２１６は入力バッファ部２０５内のバッフ
ァ、機能ブロック２０２，２０３内のラッチ、出力切り
換え回路２２７，２２８，２３４，２３５、出力バッフ
ァ部１０７内のバッファを介して接続されたことにな
り、出力端子２１３〜２１６は通常動作時に機能ブロッ
ク２０２，２０３内の内部回路２２９，２３０へ、ラッ
チ２３０，２３１，２３７，２３８から入力される
「０」または「１」と同じ状態を出力することになる。

【００３０】テスト信号を入力することで上記テスト状
態を設定し、入力端子に対して「１」，「０」それぞれ
の状態が入力される図５に示すような簡単な入出力レベ
ルテスト用パターンを使用し、ＬＳＩテスタより入力端
子へ入力レベル電圧を印加してテストパターンを流すこ
とにより、入力端子２０７〜２１０の入力レベル電圧を
一度にテストすることができる。また図５に示す入出力
レベルテスト用パターンを使用すれば１パターン目です
べての出力端子が「１」に設定され、２パターン目です
べての出力端子が「０」に設定される。そのため、図５
に示す入出力レベルテスト用パターンを１パターンまで
走らせてから止めて、半導体集積回路２０１の出力バッ
ファからＬＳＩテスタへ電流を引くことにより出力端子
２１３〜２１６のＶＯＨを、２パターンまで走らせてか
ら止めてＬＳＩテスタから前記出力バッファへ電流を流
し込むことによって出力端子２１３〜２１６のＶＯＬを
簡単にテストすることができる。

【００３１】以上より非常に短い簡単なテストパターン
で、しかも簡単に入，出力バッファの入，出力レベルを
テストすることが実現される。

【００３２】

【発明の効果】以上説明したように、本発明は、半導体
集積回路内に入力端子と出力端子をラッチを介した簡単
な論理回路で接続させるテスト用ラッチ回路を持たせた
ことにより、例えばＬＳＩテスタによって入出力バッフ
ァの電気的特性である入力レベル電圧ＶＩＨ／ＶＩＬ、
出力レベル電圧ＶＯＨ／ＶＯＬをテストするときに、従
来のように全ての入出力バッファの特性をテストするた
めに何本ものテストパターンを流す必要がなくなり、そ
のため製品の選別に要する時間が大幅に短縮でき、また
非常に簡単なテストパターンを使用するだけで入出力レ
ベルがテストできるために、テストパターンの作成に要
する時間を大幅に短縮することができ、さらにテスト用
ラッチ回路に機能ブロック内のラッチと同形状のラッチ
を用いているために通常動作時と同等の状態での入力レ
ベル電圧ＶＩＨ／ＶＩＬが測定できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】従来の一例の入出力バッファテスト回路を示す
回路図である。

【図４】特開平４−０７４９７７の例を示す回路図であ
る。

【図５】図４の回路図，上記実施例の入出力レベルテス
ト用パターンの一例を示す図である。

【図６】インバータの入出力特性を示す特性図である。

【符号の説明】

１０１，１０２，３０１，４０１ 半導体集積回路 １０２，１０３，２０２，２０３，３０２，３０３，４
０２，４０３ 機能ブロック １０４，２０４，３０４，４０４ 分離信号発生回路 １０５ テスト用ラッチ回路 １０６，２０５，３０５，４０５ 入力バッファ部 １０７，２０６，３０６，４０６ 出力バッファ部 １３８〜１４１，２２７，２２８，２３４，２３５，４
３３〜４３６ 出力切り換え回路 １２８，１３１，２２９，２３６，３２５，３２８，４
２７，４３０ 機能ブロック内部回路 １０８〜１１１，２０７〜２１０，３０７〜３１０，４
０７〜４１０ 入力端子 １１２，１１３，２１１，２１２，３１１，４１１，４
１２ テスト信号入力端子 １１４〜１１７，２１３〜２１６，３１２〜３１５，４
１３〜４１６ 出力端子 １１８〜１２７，２１７〜２２６，３１６〜３２４，４
１７〜４２６ バッファ １２９，１３０，１３２〜１３７，２３０，２３１，２
３７，２３８，３２６，３２７，３２９，３３０，４２
８，４２９，４３１，４３２ ラッチ ２３２，２３３，２３９，２４０ 機能ブロック内配
線 １４２〜１４４，２４１〜２４３，３３１〜３３３，４
３７〜４３９ 機能ブロック間配線 １４５，１４６，２４４，２４５，３３４，３３５，４
４０，４４１ 機能ブロック分離信号 ２４６ テスト信号配線 ４４２〜４４５ テスト用配線

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 外部端子に接続される入力バッファまた
   は入出力バッファの入力部からの信号を受ける機能ブロ
   ック内に設けてあるラッチ手段と、前記入力バッファま
   たは入出力バッファの入力部からの信号を受けるテスト
   用のラッチ手段と、前記機能ブロックからの出力と前記
   テスト用のラッチ手段とからの出力を出力切り換え信号
   により選択して一方を出力バッファまたは前記入出力バ
   ッファの出力部を介して外部端子へ出力する出力切り換
   え手段と、前記出力切り換え手段の出力切り換え信号を
   発生する切り換え信号発生手段とを半導体集積回路チッ
   プに備えることを特徴とする入出力バッファテスト回
   路。