JPH112661A - 半導体集積回路装置及びその試験方法 - Google Patents
半導体集積回路装置及びその試験方法Info
- Publication number
- JPH112661A JPH112661A JP9154070A JP15407097A JPH112661A JP H112661 A JPH112661 A JP H112661A JP 9154070 A JP9154070 A JP 9154070A JP 15407097 A JP15407097 A JP 15407097A JP H112661 A JPH112661 A JP H112661A
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- Japan
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- state
- semiconductor integrated
- integrated circuit
- circuit device
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Abstract
(57)【要約】
【課題】論理回路を動作させるための複雑な入力テスト
パターンを必要とせず、複数の出力端子の試験を同時に
おこなっても、出力端子１ピンのみの、正確な電気的特
性試験が実施できる半導体集積回路装置を提供する。 【解決手段】３の試験用信号に０状態を与え、２のクロ
ツクを与えると、出力ドライバ４から７に０状態、１状
態が順次出力される。この時、外部に抵抗等の負荷を設
け、ＬＳＩテスタによる０状態、１状態の判定電圧を電
気的特性、及び負荷に見合った値に設定する。 【効果】論理回路を動作させるための複雑な入力テスト
パターンを必要とせず、複数の出力端子の試験を同時に
おこなっても、出力端子１ピンのみの、正確な電気的特
性試験が実施できる。
パターンを必要とせず、複数の出力端子の試験を同時に
おこなっても、出力端子１ピンのみの、正確な電気的特
性試験が実施できる半導体集積回路装置を提供する。 【解決手段】３の試験用信号に０状態を与え、２のクロ
ツクを与えると、出力ドライバ４から７に０状態、１状
態が順次出力される。この時、外部に抵抗等の負荷を設
け、ＬＳＩテスタによる０状態、１状態の判定電圧を電
気的特性、及び負荷に見合った値に設定する。 【効果】論理回路を動作させるための複雑な入力テスト
パターンを必要とせず、複数の出力端子の試験を同時に
おこなっても、出力端子１ピンのみの、正確な電気的特
性試験が実施できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に複数の出力端子を有する半導体集積回路装
置の技術に関するものである。
に関し、特に複数の出力端子を有する半導体集積回路装
置の技術に関するものである。
【０００２】
【従来の技術】従来、出力端子の出力電圧、出力電流の
試験である電気的特性試験を行うための回路の状態設定
には、出力端子を動作させるための論理回路を動作させ
て、出力端子に被測定状態を発生させる方法が取られて
いる。その試験方法は、ＬＳＩテスタにより出力電圧、
出力電流を測定する方法や、試験治具上に抵抗等の負荷
を設け、負荷を接続したまま正常に動作することを確認
する方法等が取られている。また、試験時間を極力短く
するために複数の出力端子の試験を同時に行う方法も併
用されていることが多い。
試験である電気的特性試験を行うための回路の状態設定
には、出力端子を動作させるための論理回路を動作させ
て、出力端子に被測定状態を発生させる方法が取られて
いる。その試験方法は、ＬＳＩテスタにより出力電圧、
出力電流を測定する方法や、試験治具上に抵抗等の負荷
を設け、負荷を接続したまま正常に動作することを確認
する方法等が取られている。また、試験時間を極力短く
するために複数の出力端子の試験を同時に行う方法も併
用されていることが多い。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方法では、論理回路を動作させるための複雑な入力テス
トパターンを要し、その結果、それらを実行するための
試験時間を要する。また、複数の出力端子を同時に試験
することは、試験時間の短縮は可能であるが、複数の出
力端子に負荷が与えられることにより電源の電圧降下を
招いてしまい、正確な試験の実施ができなくなる。
方法では、論理回路を動作させるための複雑な入力テス
トパターンを要し、その結果、それらを実行するための
試験時間を要する。また、複数の出力端子を同時に試験
することは、試験時間の短縮は可能であるが、複数の出
力端子に負荷が与えられることにより電源の電圧降下を
招いてしまい、正確な試験の実施ができなくなる。
【０００４】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路装置は、 ａ）複数の出力端子を有する半導体集積回路装置におい
て、 ｂ）試験時に、ある出力端子の状態が０状態であれば他
の出力端子は１状態となり、 ｃ）試験時に、ある出力端子の状態が１状態であれば他
の出力端子は０状態となる機能を有し、 ｄ）請求項１記載の半導体集積回路装置において、 ｅ）試験時にクロツクを入力することで、 ｆ）１ピンのみの０状態、もしくは１状態の出力端子が
前記クロツクに同期して順次変化する機能を有すること
を特徴とする。
に本発明の半導体集積回路装置は、 ａ）複数の出力端子を有する半導体集積回路装置におい
て、 ｂ）試験時に、ある出力端子の状態が０状態であれば他
の出力端子は１状態となり、 ｃ）試験時に、ある出力端子の状態が１状態であれば他
の出力端子は０状態となる機能を有し、 ｄ）請求項１記載の半導体集積回路装置において、 ｅ）試験時にクロツクを入力することで、 ｆ）１ピンのみの０状態、もしくは１状態の出力端子が
前記クロツクに同期して順次変化する機能を有すること
を特徴とする。
【０００５】また、試験方法は、 ｇ）請求項１記載の半導体集積回路装置において、 ｈ）１ピンのみの０状態、もしくは１状態の出力端子の
みの詳細な電気的特性試験を行うことを特徴とする。
みの詳細な電気的特性試験を行うことを特徴とする。
【０００６】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。図１は、４つの出力端子を持つ
半導体集積回路装置に本発明を適用した図を示してい
る。この図１において、１は本発明を実現するための回
路ブロックである。２は、１を動作させるためのクロッ
クであり、３は１の動作の制御、及び出力端子の出力を
選択するための試験用信号である。４、５、６、７は出
力端子を駆動する出力ドライバであり、８、９、１０、
１１は、通常動作時に出力を制御する論理回路である。
１２、１３、１４、１５は、出力端子に出力する信号を
選択する回路であり、３の試験用信号が０状態の場合は
８、９、１０、１１からの信号を選択し、１状態の場合
は、１からの信号を選択する。図２は、図１の半導体集
積回路装置の、出力端子の変化の様子を示した図であ
る。この図２において、１６は３の試験用信号の変化を
示しており、１７は２のクロツクの変化を示している。
１８から２１は出力端子の変化の様子であり、それぞ
れ、出力端子４、５、６、７に対応している。図３は後
述の試験方法を説明するための図であり、２２はＬＳＩ
テスタにて１状態を判定する電圧、２３はＬＳＩテスタ
にて０状態を判定するための電圧を示している。図４は
後述の試験方法を説明するための図であり、２４はＬＳ
Ｉテスタにて１状態を判定する電圧、２５はＬＳＩテス
タにて０状態を判定するための電圧を示している。試験
時には３を０状態とし、２よりクロツクを入力する。こ
の動作をさせることにより、出力端子は図２に示すよう
な１ピンづつ０状態、及び１状態を順次繰り返す動作を
行う。これの電気的特性の試験は、外部に抵抗等による
負荷をすべての出力端子に与えて、前記試験用信号を０
状態とした動作を行うことにより実施される。出力端子
の１状態の試験は、図３に示した２２のＬＳＩテスタに
よる１状態判定電圧を、出力端子の電気的特性と負荷に
見合った電圧に設定し、出力端子の１状態の電圧が２２
のＬＳＩテスタによる１状態判定電圧より高いことの確
認により行う。１状態である端子は１ピンしかないの
で、他の端子の影響による電圧降下はまったくない。こ
の時の２３のＬＳＩテスタによる０状態判定電圧は、０
状態の出力端子の数による電圧降下を充分に考慮して設
定する。この状態では０状態の試験は目的ではないの
で、０状態の判定をしないという方法をとっても良い。
出力端子の０状態の試験は、図４に示した２５のＬＳＩ
テスタによる０状態判定電圧を、出力端子の電気的特性
と負荷に見合った電圧に設定し、出力端子の０状態の電
圧が２５のＬＳＩテスタによる０状態判定電圧より低い
ことの確認により行う。０状態である端子は１ピンしか
ないので、他の端子の影響による電圧降下はまったくな
い。この時の２５のＬＳＩテスタによる１状態判定電圧
は、１状態の出力端子の数による電圧降下を充分に考慮
して設定する。この状態では１状態の試験は目的ではな
いので、１状態の判定をしないという方法をとっても良
い。このように３の試験用信号を０に設定し、２のクロ
ツクを入力し、外部に負荷を設けることによって試験を
行う。なお本発明の実施の形態はあくまでも１例であ
り、出力端子がさらに多い場合でも、出力端子の状態が
１ピンづつ変化するような回路を作成することにより、
容易に同様の試験が可能である。また、外部に負荷を与
えなくても、ＬＳＩテスタにより電圧値、電流値を測定
することによっても、容易に試験可能である。
面に基づいて説明する。図１は、４つの出力端子を持つ
半導体集積回路装置に本発明を適用した図を示してい
る。この図１において、１は本発明を実現するための回
路ブロックである。２は、１を動作させるためのクロッ
クであり、３は１の動作の制御、及び出力端子の出力を
選択するための試験用信号である。４、５、６、７は出
力端子を駆動する出力ドライバであり、８、９、１０、
１１は、通常動作時に出力を制御する論理回路である。
１２、１３、１４、１５は、出力端子に出力する信号を
選択する回路であり、３の試験用信号が０状態の場合は
８、９、１０、１１からの信号を選択し、１状態の場合
は、１からの信号を選択する。図２は、図１の半導体集
積回路装置の、出力端子の変化の様子を示した図であ
る。この図２において、１６は３の試験用信号の変化を
示しており、１７は２のクロツクの変化を示している。
１８から２１は出力端子の変化の様子であり、それぞ
れ、出力端子４、５、６、７に対応している。図３は後
述の試験方法を説明するための図であり、２２はＬＳＩ
テスタにて１状態を判定する電圧、２３はＬＳＩテスタ
にて０状態を判定するための電圧を示している。図４は
後述の試験方法を説明するための図であり、２４はＬＳ
Ｉテスタにて１状態を判定する電圧、２５はＬＳＩテス
タにて０状態を判定するための電圧を示している。試験
時には３を０状態とし、２よりクロツクを入力する。こ
の動作をさせることにより、出力端子は図２に示すよう
な１ピンづつ０状態、及び１状態を順次繰り返す動作を
行う。これの電気的特性の試験は、外部に抵抗等による
負荷をすべての出力端子に与えて、前記試験用信号を０
状態とした動作を行うことにより実施される。出力端子
の１状態の試験は、図３に示した２２のＬＳＩテスタに
よる１状態判定電圧を、出力端子の電気的特性と負荷に
見合った電圧に設定し、出力端子の１状態の電圧が２２
のＬＳＩテスタによる１状態判定電圧より高いことの確
認により行う。１状態である端子は１ピンしかないの
で、他の端子の影響による電圧降下はまったくない。こ
の時の２３のＬＳＩテスタによる０状態判定電圧は、０
状態の出力端子の数による電圧降下を充分に考慮して設
定する。この状態では０状態の試験は目的ではないの
で、０状態の判定をしないという方法をとっても良い。
出力端子の０状態の試験は、図４に示した２５のＬＳＩ
テスタによる０状態判定電圧を、出力端子の電気的特性
と負荷に見合った電圧に設定し、出力端子の０状態の電
圧が２５のＬＳＩテスタによる０状態判定電圧より低い
ことの確認により行う。０状態である端子は１ピンしか
ないので、他の端子の影響による電圧降下はまったくな
い。この時の２５のＬＳＩテスタによる１状態判定電圧
は、１状態の出力端子の数による電圧降下を充分に考慮
して設定する。この状態では１状態の試験は目的ではな
いので、１状態の判定をしないという方法をとっても良
い。このように３の試験用信号を０に設定し、２のクロ
ツクを入力し、外部に負荷を設けることによって試験を
行う。なお本発明の実施の形態はあくまでも１例であ
り、出力端子がさらに多い場合でも、出力端子の状態が
１ピンづつ変化するような回路を作成することにより、
容易に同様の試験が可能である。また、外部に負荷を与
えなくても、ＬＳＩテスタにより電圧値、電流値を測定
することによっても、容易に試験可能である。
【０００７】
【発明の効果】以上説明したように、この発明によれ
ば、論理回路を動作させるための複雑な入力テストパタ
ーンを必要とせず、その結果、それらを実行するための
試験時間を必要とせず、また、複数の出力端子の試験を
同時におこなっても、出力端子１ピンのみの、正確な試
験が実施できる。
ば、論理回路を動作させるための複雑な入力テストパタ
ーンを必要とせず、その結果、それらを実行するための
試験時間を必要とせず、また、複数の出力端子の試験を
同時におこなっても、出力端子１ピンのみの、正確な試
験が実施できる。
【図１】本発明の半導体集積回路装置の構成図。
【図２】本発明の半導体集積回路装置の動作の説明図。
【図３】本発明の半導体集積回路装置の試験方法の説明
図。
図。
【図４】本発明の半導体集積回路装置の試験方法の説明
図。
図。
１ 本発明を実現するための回路ブロック ２ １を動作させるためのクロツク ３ 試験用信号 ４ 出力端子の出力ドライバ ５ 出力端子の出力ドライバ ６ 出力端子の出力ドライバ ７ 出力端子の出力ドライバ ８ 出力ドライバ４への出力を制御する論理回路 ９ 出力ドライバ５への出力を制御する論理回路 １０ 出力ドライバ６への出力を制御する論理回路 １１ 出力ドライバ７への出力を制御する論理回路 １２ 出力ドライバ４への出力を選択する選択回路 １３ 出力ドライバ５への出力を選択する選択回路 １４ 出力ドライバ６への出力を選択する選択回路 １５ 出力ドライバ７への出力を選択する選択回路 １６ 試験用信号３の入力波形 １７ クロック２の入力波形 １８ 出力ドライバ４の出力波形 １９ 出力ドライバ５の出力波形 ２０ 出力ドライバ６の出力波形 ２１ 出力ドライバ７の出力波形 ２２ ＬＳＩテスタによる１状態の判定電圧 ２３ ＬＳＩテスタによる０状態の判定電圧 ２４ ＬＳＩテスタによる１状態の判定電圧 ２５ ＬＳＩテスタによる０状態の判定電圧
Claims (3)
- 【請求項１】ａ）複数の出力端子を有する半導体集積回
路装置において、 ｂ）試験時に、ある出力端子の状態が０状態であれば他
の出力端子は１状態となり、 ｃ）試験時に、ある出力端子の状態が１状態であれば他
の出力端子は０状態となる機能を有する半導体集積回路
装置。 - 【請求項２】ａ）請求項１記載の半導体集積回路装置に
おいて、 ｂ）試験時にクロツクを入力することで、 ｃ）１ピンのみの０状態、もしくは１状態の出力端子が
前記クロツクに同期して順次変化する機能を有する半導
体集積回路装置。 - 【請求項３】ａ）請求項１記載の半導体集積回路装置に
おいて、 ｂ）１ピンのみの０状態、もしくは１状態の出力端子の
みの詳細な電気的特性試験を行うことを特徴とする試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154070A JPH112661A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154070A JPH112661A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112661A true JPH112661A (ja) | 1999-01-06 |
Family
ID=15576246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154070A Withdrawn JPH112661A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH112661A (ja) |
-
1997
- 1997-06-11 JP JP9154070A patent/JPH112661A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |