JPH10288650A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 機能テストのサイクル内で同時に直流テスト
を行うことを可能にすると共に、ブロック毎の不良検出
を可能としたテスト容易化ＬＳＩを提供する。 【解決手段】 ＬＳＩ２は、複数のブロック２１ａ〜２
１ｃを有し、各ブロックに共通に電源電圧を供給する主
電源端子ピンＰ11と、テスト時に各ブロック毎に独立に
電源電圧を供給するテスト用電源端子ピンＰ12〜Ｐ14を
有し、各ブロック毎の内部電源端子３１ａ〜３１ｃをピ
ンＰ11またはＰ12〜Ｐ14に選択的に接続するための切換
回路２２ａ〜２２ｃと、これをモード設定用ピンＰ15か
らの信号により制御するモード設定用レジスタ２３を備
えて、ＩＣテスタによりテスト用電源端子ピンから各ブ
ロック毎に別々に電源電圧を与える機能テストのサイク
ル内で所定の着目するピンに得られる電流値を検出して
空きテスタチャンネルに取り込むことにより、各ブロッ
ク毎の直流テストが行われるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テスト容易化半
導体集積回路（ＬＳＩ）に関する。

【０００２】

【従来の技術】従来より、ＬＳＩの機能テストを行うＩ
Ｃテスタとして、複数のテスタチャンネルを備え、被テ
ストＬＳＩに所定のテストデータを与えて、得られる出
力データを期待値と比較して良否判定を行うようにした
ものが知られている。この種のＩＣテスタは、被テスト
ＬＳＩに入力するためのテスト用データ及び期待値デー
タを発生するデータパターン発生回路を内蔵し、テスト
用データを所定の入力ピンに入力した時の所定の出力ピ
ンに得られる出力データを所定のテスタチャンネルに取
り込んで期待値データとの比較を行い、その比較結果に
基づいて回路機能の良否判定を行う。

【０００３】しかしＬＳＩの機能テストは、“０”，
“１”データによる論理機能をテストするものであり、
ＬＳＩの良否判定法として完全ではない。機能テストに
は合格しても、例えばリークが大きく、実使用で動作不
良を起こすといった事態が生じることも多いからであ
る。このため、ＬＳＩの良品判別には機能テストとは別
に直流特性テストも欠かせず、一般には、電源端子に流
れる平均電流或いは瞬時電流を測定することにより直流
特性チェックが行われる。またＩＣテスタに、ＬＳＩの
各ピンの直流特性を測定する機能を持たせることも一般
に行われている（例えば、特開昭６３−２９２７７号公
報参照）。

【０００４】

【発明が解決しようとする課題】しかし、従来のＩＣテ
スタによる直流テストは、機能テストとはテスト条件が
当然異なるから、機能テストとは別工程として行われる
ようになっており、機能テストを行いながら同時に直流
テストを行うことは考えられていない。従ってテスト時
間が長くなり、テストコストも高くなる。また、電源端
子の電流をチェックするだけの直流テスト方式では、複
数ブロックにより構成される内部回路のブロック毎の異
常検出はできない。

【０００５】この発明は、上記事情を考慮してなされた
もので、機能テストのサイクル内で同時に直流テストを
行うことを可能にすると共に、ブロック毎の不良検出を
可能としたテスト容易化ＬＳＩを提供することを目的と
している。

【０００６】

【課題を解決するための手段】この発明は、内部回路が
複数個のブロックに分けられて各ブロック毎のテストを
可能としたテスト容易化半導体集積回路であって、前記
各ブロックに共通に電源電圧を供給するための主電源端
子ピンと、この主電源端子ピンとは別にテスト時に前記
各ブロック毎に独立に電源電圧を供給するためのテスト
用電源端子ピンと、前記各ブロック毎の内部電源端子を
前記主電源端子ピンまたは前記テスト用電源端子ピンに
選択的に接続するための切換回路と、通常モードとテス
トモードに応じて前記切換回路を制御するモード設定回
路とを備え、ＩＣテスタにより前記テスト用電源端子か
ら前記各ブロック毎に別々に電源電圧を与える機能テス
トのサイクル内で所定の着目するピンに得られる電流値
を検出して前記機能テストで用いられていない空きテス
タチャンネルに取り込むことにより、前記各ブロック毎
の直流テストが行われるようにしたことを特徴とする。

【０００７】この発明はまた、内部回路が複数個のブロ
ックに分けられて各ブロック毎のテストを可能としたテ
スト容易化半導体集積回路であって、電源端子ピンにつ
ながる前記各ブロックに共通の電源線から分岐して前記
各ブロックの内部電源端子につながる分岐線上にそれぞ
れ設けられたブロック電流を検出するための電流検出素
子と、前記各電流検出素子の出力が取り出されるテスト
用ピンとを備えたことを特徴とする。この場合好ましく
は、ＩＣテスタによる機能テストのサイクル内で前記テ
スト用ピンに得られる電流値を前記機能テストで用いら
れていない空きテスタチャンネルに取り込むことによ
り、前記各ブロック毎の電源電流チェックが行われるよ
うにする。

【０００８】この発明によるテスト容易化ＬＳＩでは、
複数のブロックに対して別々に電源供給を可能として、
各ブロック毎に機能テストの一環として、機能テストの
サイクル内で同時に任意の着目するピンの直流テストを
行うことができる。具体的には、複数のテスタチャンネ
ルを有するＩＣテスタを用いて、機能テストを行いなが
ら、任意のピンの電流を検出してこれを機能テストで用
いられていない空きテスタチャンネルを利用して取り込
み、直流テストを並行して行う。これにより、各ブロッ
ク毎に機能テストでは検出されないような不良の検出も
可能になり、機能テストを補完することができる共に、
別途行う直流テストを簡略化することができる。

【０００９】またこの発明による他のテスト容易化ＬＳ
Ｉでは、各ブロックの内部電源端子に電流検出素子を設
けてその出力端子をテスト用ピンに取り出すように構成
することによって、複数ブロックに同時に電源を供給し
てＩＣテスタにより機能テストを行いながら、ブロック
毎の電流検出値を空きテスタチャンネルに取り込んでブ
ロック毎の電源電流チェックを行うことが可能になる。

【００１０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るテスト容易化ＬＳＩ２のテスト装置の構成を示す。Ｌ
ＳＩ２の構成については後述するものとし、先ずＩＣテ
スタ１によるテスト法の原理説明を行う。ＩＣテスタ１
は、被テストＬＳＩ２へのテスト用データの入力及びＬ
ＳＩ２の出力データの取り込みを行うためのＩ／Ｏ兼用
の複数のテスタチャンネルＣＨ（ＣＨ１，ＣＨ２，…）
を有する。各テスタチャンネルＣＨは、コントローラ１
１の制御に従って、ドライバＤＲＶにつながる入力チャ
ンネルと、コンパレータＣＭＰにつながる出力チャンネ
ルとが切換えられる。

【００１１】ＩＣテスタ１内には、被テストＬＳＩ２に
入力するためのテスト用データ及び期待値データを発生
するデータパターン発生部１２が設けられ、またあるテ
スト用データをＬＳＩ２に与えたときに得られる出力デ
ータを取り込んで、その出力データパターンを期待値と
比較して回路機能の良否判定を行う良否判定部１３が設
けられている。

【００１２】この実施例では、ＬＳＩ２の機能テストを
行いながら同時に、所定のピンの直流テストを行う。そ
のためにＩＣテスタ１の外、例えばパフォーマンスボー
ド上に、ＬＳＩ２の着目するピンの電流を検出する電流
電圧変換素子（Ｉ／Ｖ変換素子）３を配置している。図
１の例では、機能テストの際にＩＣテスタ１のテスタチ
ャンネルＣＨ３，ＣＨ４につながるに二つのピンＰ３，
Ｐ４に着目してこれにＩ／Ｖ変換素子３ａ，３ｂを挿入
している。

【００１３】Ｉ／Ｖ変換素子３は例えば、ホール素子で
ある。Ｉ／Ｖ変換素子３は、ピンＰ３，Ｐ４の電流値を
電圧値として検出して、その電圧値は機能テストに用い
られていない空きチャンネルＣＨ５，ＣＨ６に取り込ま
れるようにしている。このときコントローラ１１からの
制御によりテスタチャンネルＣＨ５，ＣＨ６はコンパレ
ータＣＭＰ側が閉じられる。ＩＣテスタ１内には、Ｉ／
Ｖ変換素子３により検出された電圧値等をコンパレータ
ＣＭＰにおいて所定のしきい値電圧と比較するために、
しきい値電圧設定部１４が設けられている。そして、比
較結果は、良否判定部１３に送られ、ここで直流特性の
良否判定が行われる。なおしきい値電圧設定部１４は、
パターン発生部１２内に設けられてもよい。

【００１４】具体的にこのテスト装置によるテスト動作
を説明する。例えば、図２に示すように、テストすべき
回路がＮＡＮＤゲートであり、テスタチャンネルＣＨ
３，ＣＨ４からのテストデータを入力ピンＰ３，Ｐ４に
入れ、出力ピンＰ１に得られる出力データをテスタチャ
ンネルＣＨ１に取り込む場合を説明する。この機能テス
トの入力値及び期待値を示すテストベクトルパターン
は、下記表１のようになる。

【００１５】

【表１】

【００１６】表１において、入力値“０”は低レベル電
圧、“１”は高レベル電圧を示し，期待値“Ｈ”は出力
値があるしきい値より高く、“Ｌ”はそのしきい値より
低いことを示す。この様な機能テストのサイクル内にお
いて、例えば入力ピンＰ３，Ｐ４の一方に“Ｏ”，他方
に“１”を与えるベクトルライン＜２＞，＜３＞の位置
で、入力ピンＰ３，Ｐ４に流れる電流を判定する場合に
は、入力ピンＰ３，Ｐ４に挿入したＩ／Ｖ変換素子３
ａ，３ｂの電圧値をそれぞれテスタチャンネルＣＨ５，
ＣＨ６に取り込んで、しきい値判定を行う。このときテ
ストベクトルパターンは表１に対して、下記表２のよう
になる。

【００１７】

【表２】

【００１８】例えば、Ｉ／Ｖ変換素子３ａ，３ｂの変換
率が、１０ｍＡ→１００ｍＶ，２０ｍＡ→２００ｍＶ，
３０ｍＡ→３００ｍＶのような直線関係にあるとする。
このとき、ＩＣテスタ１のテスタチャンネルＣＨ５のコ
ンパレータＣＭＰでのしきい値電圧を１００ｍＶ，テス
タチャンネルＣＨ６のコンパレータＣＭＰでのしきい値
電圧を２００ｍＶと設定すると、ベクトルライン＜２
＞，＜３＞に位置でそれぞれ、ピンＰ３に１０ｍＡ以上
の電流が流れたか否か、ピンＰ４に２０ｍＡ以上の電流
が流れたか否かを判定できることになる。表２の例は、
ピンＰ３の電流が１０ｍＡ以下、ピンＰ４の電流が２０
ｍＡ以下の場合を期待値“Ｌ”として示している。

【００１９】なお、期待の方法によって、他の直流特性
の良否判定を行うこともできる。例えば、高インピーダ
ンス（High-Z）状態を判定する場合には、コンパレータ
のしきい値電圧をほぼ０Ｖに設定すればよい。また、ウ
インドウ・コンパレータ等を用いて電流値の範囲を上限
と下限を設定して判定することも可能である。また図２
では、一例として、テスト用データが入力される二つの
入力ピンに流れ込む電流を検出する場合を説明したが、
出力データを取り出す出力ピンの電流検出を行うことも
できるし、電源ピンの電流検出を行うこともできる。Ｉ
／Ｖ変換素子の数とテスタチャンネル数次第で、被テス
トＬＳＩの全てのピンについて電流検出を行うことも可
能である。

【００２０】図３は、この発明に用いられる別のテスト
装置の構成を示す。図１と対応する部分には図１と同一
符号を付して詳細な説明は省く。このテスト装置では、
直流テスト用のＩ／Ｖ変換素子３（３ａ〜３ｄ）をＩＣ
テスタ１の内部に、図の例ではテスタチャンネルＣＨ１
〜ＣＨ４の経路に設置している。Ｉ／Ｖ変換素子３によ
り得られる電圧値は、切換回路１５により選択されて、
別のテスタチャンネルＣＨ５，ＣＨ６に取り込まれるよ
うになっている。

【００２１】即ちこのテスト装置の場合、テスタチャン
ネルＣＨ５，ＣＨ６は通常のＩ／Ｏ兼用テスタチャンネ
ルであり、テスタチャンネルＣＨ１〜ＣＨ４は、Ｉ／Ｏ
チャンネルとしても、また他の空きチャンネルを利用し
た電流測定用チャンネルとしても用いられるオプション
チャンネルとなっている。これらのオプションチャンネ
ルを通常の機能テストのためのＩ／Ｏチャンネルとして
利用するか、或いは直流テストの電流検出チャンネルと
して利用するかは、コントローラにより制御される。こ
のテスト装置によっても、先のテスト装置と同様に、被
テストＬＳＩ２に対して所定のテスタデータを与えて機
能テストを行うサイクル内で、任意の着目ピンの直流特
性のテストを行うことができる。

【００２２】ところで、ＬＳＩ２の入力ピンにつながる
入力段回路は、ＣＭＯＳＬＳＩの場合、図４（ａ）のよ
うに、ＰＭＯＳトランジスタＱP とＮＭＯＳトランジス
タＱN によるＣＭＯＳインバータ構成となり、このと
き、入力テストパターンによって同図（ｂ）に示すよう
な入力電流が流れる。この様な入力端子での直流リーク
特性を判定する場合には、テストパターンの後半に同期
して図示のようなストローブパルスを発生して、検出す
べき電流のしきい値を小さく設定すればよい。ストロー
ブパルスの発生タイミングを設定すれば、過渡的な電流
変化の任意の瞬時電流を検出することもできる。

【００２３】図５は、一実施例のテスト容易化ＬＳＩ２
の具体的な構成例を示している。図示のようにこの実施
例のＬＳＩ２は、内部回路が複数ブロック、図の例では
３ブロック２１ａ〜２１ｃに分けられている。各ブロッ
ク２１ａ〜２１ｃの内部電源端子３１ａ〜３１ｃにはそ
れぞれ切換回路２２ａ〜２２ｃが設けられる。この切換
回路２２ａ〜２２ｃにより、内部電源端子３１ａ〜３１
ｃは、通常動作時は共通に主電源（ＶDD）端子であるピ
ンＰ11に接続され、テストモード時は別個にテスト用電
源（ＶP ）端子として用意されたピンＰ12〜Ｐ14に接続
されるようになっている。これらの切換回路２２ａ〜２
２ｃを制御するために、モード設定用レジスタ２３が設
けられ、ピンＰ15をテストモード設定端子として、Ｉ／
Ｏ端子であるピンＰ16，Ｐ17から切換データを設定でき
るようにしている。

【００２４】この様にＬＳＩ２をテスト容易化構成とし
て、図１で説明したテスト装置により、各ブロック毎の
機能テストを行いながら同時に、電流検出による直流テ
ストを行うことが可能となる。即ち、ＬＳＩ２の着目す
るピンに図１で説明したようにＩ／Ｖ変換素子３を挿入
して、その出力電圧値をＩＣテスタ１の空きテスタチャ
ンネルに取り込んで、そのピンの直流特性をチェックす
ることができる。この実施例によれば、ＶDD端子の電流
により全回路の異常検出を行う通常の方法ではチェック
できないブロック毎の異常検出を行うことが可能とな
る。

【００２５】図５の実施例では、通常のＬＳＩに比べ
て、テスト容易化のために、テスト時の電源端子となる
ピンＰ12〜Ｐ14及びモード設定用のピンＰ15が余分に必
要になる。これに対して図６は、テスト用のピンを減ら
すようにした実施例のテスト容易化ＬＳＩ２の構成を示
している。この場合、一つのピンＰ12をテスト時の電源
（ＶP ）端子として、切換回路２２ａ〜２２ｃとピンＰ
12との間に更に切換回路２４を設けている。切換回路２
４はレジスタ２３により制御されて、ブロック２１ａ〜
２１ｃに対して順次、テスト用電源ＶPを供給できるよ
うになっている。また図には示さないが、テスト用のピ
ンを格別に追加することなく、ブロック毎にテストを行
う場合の未使用のＩ／Ｏピンをテスト用電源等の端子と
して利用することも可能である。

【００２６】図７は、更に別の実施例のテスト容易化Ｌ
ＳＩ２の構成である。図示のようにこの実施例では、電
源端子ピンＰ11につながる電源線３０から内部電源端子
３１ａ〜３１ｃに分岐する分岐線３２ａ〜３２ｃ上にそ
れぞれブロック電流を検出するためのＩ／Ｖ変換素子２
５ａ〜２５ｃを設けている。即ち電源端子ピンＰ11はＩ
／Ｖ変換素子２５ａ〜２５ｃを介して各内部電源端子３
１ａ〜３１ｃに接続される。ピンＰ12〜Ｐ14はテスト用
として設けられたもので、各Ｉ／Ｖ変換素子２５ａ〜２
５ｃの出力端子がそれぞれテスト用ピンＰ12〜Ｐ14に接
続される。

【００２７】このテスト容易化ＬＳＩ２は、図１で説明
したテスト装置におけるＩ／Ｖ変換素子３をＬＳＩ２の
内部の各ブロックの内部電源端子３１ａ〜３１ｃに組み
込んだものということができる。従って、テスト用ピン
Ｐ12〜Ｐ14の出力をそのまま、ＩＣテスタ１の機能テス
トでは用いられていない空きテスタチャンネルに取り込
む。これにより、機能テストを行いながら同時に各ブロ
ック２１ａ〜２１ｃの電源電流をチェックすることが可
能となる。

【００２８】図８は、図７を変形した実施例である。図
７の実施例の場合、テスト容易化のために余分のピンＰ
12〜Ｐ14を必要とするが、この実施例では、Ｉ／Ｖ変換
素子２５ａ〜２５ｃの出力を切換える切換回路２７とこ
れを制御するレジスタ２６を内蔵して、ピンＰ12を直流
テスト用出力端子、ピンＰ13をモード設定用端子として
いる。これにより、テスト用ピンを一つ減らすことがで
きる。なお図７の実施例のＬＳＩは、通常モード／テス
トモードの切換えは必要がなく、テスト用ピンＰ12〜Ｐ
14は通常動作時にも、各ブロック２１ａ〜２１ｃの内部
電源電流を検出して出力している。従って、このテスト
用ピンＰ12〜Ｐ14は通常動作時の各ブロックの異常検出
を行うためのブロック異常検出端子としても利用するこ
とができるから、このテスト容易化構成はテスト動作を
抜きにしても有効である。またこの発明による集積回路
テスト法は、ソフトウェハにより実現することもでき、
その処理を実行する動作プログラムを記録媒体に記録し
て提供することができる。

【００２９】

【発明の効果】以上述べたようにこの発明によるテスト
容易化ＬＳＩでは、複数のブロックに対して別々に電源
供給を可能として、各ブロック毎に機能テストのサイク
ル内で同時に任意の着目するピンの直流テストを行うこ
とができる。またこの発明による他のテスト容易化ＬＳ
Ｉでは、各ブロックの内部電源端子に電流検出素子を設
けてその出力端子をテスト用ピンに取り出すように構成
することによって、複数ブロックに同時に電源を供給し
てＩＣテスタにより機能テストを行いながら、ブロック
毎の電源電流検出値を空きテスタチャンネルに取り込ん
でブロック毎の電源電流チェックを行うことが可能にな
る。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＬＳＩのテスト装
置の構成を示す図である。

【図２】 同テスト装置によるテスト方法を説明するた
めの図である。

【図３】 他のテスト装置の構成を示す図である。

【図４】 他の電流検出の手法を説明するための図であ
る。

【図５】 実施例のテスト容易化ＬＳＩの構成を示す図
である。

【図６】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。

【図７】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。

【図８】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。

【符号の説明】

１…ＩＣテスタ、２…テスト容易化ＬＳＩ、３（３ａ，
３ｂ）…Ｉ／Ｖ変換素子、１１…コントローラ、１２…
パターン発生部、１３…良否判定部、１４…しきい値電
圧設定部、ＤＲＶ…ドライバ、ＣＭＰ…コンパレータ、
２１ａ〜２１ｃ…ブロック、３１ａ〜３１ｃ…内部電源
端子、２２ａ〜２２ｃ…切換回路、２３…モード設定レ
ジスタ、２４…切換回路、２５ａ…２５ｃ…Ｉ／Ｖ変換
素子、３０…電源線、３２ａ〜３２ｃ…分岐線、２７…
切換回路、２６…レジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部回路が複数個のブロックに分けられ
   て各ブロック毎のテストを可能としたテスト容易化半導
   体集積回路であって、 前記各ブロックに共通に電源電圧を供給するための主電
   源端子ピンと、 この主電源端子ピンとは別にテスト時に前記各ブロック
   毎に独立に電源電圧を供給するためのテスト用電源端子
   ピンと、 前記各ブロック毎の内部電源端子を前記主電源端子ピン
   または前記テスト用電源端子ピンに選択的に接続するた
   めの切換回路と、 通常モードとテストモードに応じて前記切換回路を制御
   するモード設定回路とを備え、 ＩＣテスタにより前記テスト用電源端子から前記各ブロ
   ック毎に別々に電源電圧を与える機能テストのサイクル
   内で所定の着目するピンに得られる電流値を検出して前
   記機能テストで用いられていない空きテスタチャンネル
   に取り込むことにより、前記各ブロック毎の直流テスト
   が行われるようにしたことを特徴とする半導体集積回
   路。
2. 【請求項２】 内部回路が複数個のブロックに分けられ
   て各ブロック毎のテストを可能としたテスト容易化半導
   体集積回路であって、 電源端子ピンにつながる前記各ブロックに共通の電源線
   から分岐して前記各ブロックの内部電源端子につながる
   分岐線上にそれぞれ設けられたブロック電流を検出する
   ための電流検出素子と、 前記各電流検出素子の出力が取り出されるテスト用ピン
   とを備えたことを特徴とする半導体集積回路。
3. 【請求項３】 ＩＣテスタによる機能テストのサイクル
   内で前記テスト用ピンに得られる電流値を前記機能テス
   トで用いられていない空きテスタチャンネルに取り込む
   ことにより、前記各ブロック毎の電源電流チェックが行
   われるようにしたことを特徴とする請求項２記載の半導
   体集積回路。