JPS6329277A - 論理集積回路の試験装置 - Google Patents
論理集積回路の試験装置Info
- Publication number
- JPS6329277A JPS6329277A JP61174475A JP17447586A JPS6329277A JP S6329277 A JPS6329277 A JP S6329277A JP 61174475 A JP61174475 A JP 61174475A JP 17447586 A JP17447586 A JP 17447586A JP S6329277 A JPS6329277 A JP S6329277A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- circuit
- dut
- measurement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 48
- 238000005259 measurement Methods 0.000 claims abstract description 23
- 238000011990 functional testing Methods 0.000 claims description 14
- 230000006870 function Effects 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100417903 Arabidopsis thaliana RRC1 gene Proteins 0.000 description 1
- 101150109054 RRD1 gene Proteins 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理集積回路の試験装置（以下、論理ＩＣテ
スタと略称）に係り、特にそのＤＣ試験部における測定
ピンの指定・接続方法に関する。
スタと略称）に係り、特にそのＤＣ試験部における測定
ピンの指定・接続方法に関する。
従来の論理ＩＣテスタの構成を第２図のブロック図で説
明する。構成は大別して、ＤＣ試験部３、パターンメモ
リ部１０．ステーション部８゜比較結果メモリ７とから
々シ、コントローラ１がパス２を介し″′ＣＤＣ試験部
３、パターンメモリ部１０を制御している。ステーショ
ン部８は、被試験ＩＣ（ＤＵＴという）の端子に接続さ
れる中継端子（以下ではピンと略称する）Ｐ１＋Ｐ！＋
・・・Ｐｎ ごとに、１組の同一回路を含む。この回
路は各種リレー・ドライバ・比較器からなり、同一記号
にサフイクス１，２．・・・ｎを付している。試験は、
パターンメモリ部６により制御される機能試験と、ＤＣ
試験部３によるＤＣ試験とが可能である。通常後者のＤ
Ｃ試験は前者の機能試験において、ＤＵＴの入力端子に
一定の入力パターンを印加し、ＤＵＴの出力端子の状態
が安定した後で行なう。
明する。構成は大別して、ＤＣ試験部３、パターンメモ
リ部１０．ステーション部８゜比較結果メモリ７とから
々シ、コントローラ１がパス２を介し″′ＣＤＣ試験部
３、パターンメモリ部１０を制御している。ステーショ
ン部８は、被試験ＩＣ（ＤＵＴという）の端子に接続さ
れる中継端子（以下ではピンと略称する）Ｐ１＋Ｐ！＋
・・・Ｐｎ ごとに、１組の同一回路を含む。この回
路は各種リレー・ドライバ・比較器からなり、同一記号
にサフイクス１，２．・・・ｎを付している。試験は、
パターンメモリ部６により制御される機能試験と、ＤＣ
試験部３によるＤＣ試験とが可能である。通常後者のＤ
Ｃ試験は前者の機能試験において、ＤＵＴの入力端子に
一定の入力パターンを印加し、ＤＵＴの出力端子の状態
が安定した後で行なう。
そこで、先ず機能試験につき説明する。最初にコントロ
ーラ１は、ＤＵＴの測定種別ごとにパターンメモリ部６
のパターン格納部９に、ＤＵＴ’を試験するに心安な入
力パターンおよびＤＵＴからの出力を判定するのに必安
な期待パターンを格納するとともに、ＣＡＲＥパターン
格納部１０に比較結果メモリ７に試験結果をとり入社る
ＣＡＲＥパターンを格納しておく。上記ＣＡＲＥパター
ンについては、後でＤＵＴ試験のとき説明する。次に、
ステーション部８におけるリレーＲＱＤ、ＲＱＣの接続
がＤｕＴの外部端子に応じてなさする。すなわち、ＤＵ
Ｔの入力端子に接続されるピンでは、ドライバ接続用の
リレーＲＲＤ１〜ＲＱＤｎのうちの対応したリレーを閉
じ、また出力端子に接続されるピンでは、コンパレータ
接続用のリレーＲＲＣ１〜ＲＱＣｎのうちの対応したリ
レーを閉じておく。ＤＬＪＴの外部端子に接続されない
ピンに対応するリレーは開いておく。
ーラ１は、ＤＵＴの測定種別ごとにパターンメモリ部６
のパターン格納部９に、ＤＵＴ’を試験するに心安な入
力パターンおよびＤＵＴからの出力を判定するのに必安
な期待パターンを格納するとともに、ＣＡＲＥパターン
格納部１０に比較結果メモリ７に試験結果をとり入社る
ＣＡＲＥパターンを格納しておく。上記ＣＡＲＥパター
ンについては、後でＤＵＴ試験のとき説明する。次に、
ステーション部８におけるリレーＲＱＤ、ＲＱＣの接続
がＤｕＴの外部端子に応じてなさする。すなわち、ＤＵ
Ｔの入力端子に接続されるピンでは、ドライバ接続用の
リレーＲＲＤ１〜ＲＱＤｎのうちの対応したリレーを閉
じ、また出力端子に接続されるピンでは、コンパレータ
接続用のリレーＲＲＣ１〜ＲＱＣｎのうちの対応したリ
レーを閉じておく。ＤＬＪＴの外部端子に接続されない
ピンに対応するリレーは開いておく。
コントローラ１の命令により機能試験が開始されると、
パターンメモリ部６のパターン格納部９からは入カバタ
ーンおよび期待パターンが順次出力されて、入力パター
ンはＤＲＶ１〜ＤＲＶｎへ、期待パターンｉｉＣＭＰ１
〜ＣＭＰｎに人力される。こ〜でＤＲＶはパターンメモ
リ部６からの入力パターン値を指定された入力レベルで
ＤＵＴのピンに印加するドライバーである。またＣＭＰ
はＤＵＴのピンからの出力をパターンメモリ部６からの
期待パターン値と比較するコンパレータである。
パターンメモリ部６のパターン格納部９からは入カバタ
ーンおよび期待パターンが順次出力されて、入力パター
ンはＤＲＶ１〜ＤＲＶｎへ、期待パターンｉｉＣＭＰ１
〜ＣＭＰｎに人力される。こ〜でＤＲＶはパターンメモ
リ部６からの入力パターン値を指定された入力レベルで
ＤＵＴのピンに印加するドライバーである。またＣＭＰ
はＤＵＴのピンからの出力をパターンメモリ部６からの
期待パターン値と比較するコンパレータである。
入カバターンはドライバＤＲＹ 、リレーＲＱＤを介し
て、所定のピンを中継ぎとしてＤＵＴに印加される。Ｉ
） Ｕ Ｔの出力は所定のピンおよびリレーＲｆｆＣｅ
介してコンパレータＣＭＰに入力リレ、期待パターンと
比較される。コンパレータＣＭＰｉｉＤＵＴの出力と期
待パターン値とが一致していれば論理′″０”、不一致
ならば１″を出力する。
て、所定のピンを中継ぎとしてＤＵＴに印加される。Ｉ
） Ｕ Ｔの出力は所定のピンおよびリレーＲｆｆＣｅ
介してコンパレータＣＭＰに入力リレ、期待パターンと
比較される。コンパレータＣＭＰｉｉＤＵＴの出力と期
待パターン値とが一致していれば論理′″０”、不一致
ならば１″を出力する。
比較波、パターンメモリ部６のＣＡＲＥパターン格納部
１０からのＣＡＲＥパターンで、比較結果メモリ７け前
記比較結果を記憶する。ＣＡＲＥパターンは比較すべき
出力端子のピン位置に１１″。
１０からのＣＡＲＥパターンで、比較結果メモリ７け前
記比較結果を記憶する。ＣＡＲＥパターンは比較すべき
出力端子のピン位置に１１″。
比較し々い端子のピン位置にＩｌＯ″をかきこんである
パターンで、＠１１になるピンに対しては、コンパレー
タＣＭＰのデータ（１０″または１１″）を比較結果メ
モリ７に書込ませ、′″Ｏ’に々るピンに対しては比較
結果メモリ７の該当ピン位置のデータを１０″と書込ま
せる。
パターンで、＠１１になるピンに対しては、コンパレー
タＣＭＰのデータ（１０″または１１″）を比較結果メ
モリ７に書込ませ、′″Ｏ’に々るピンに対しては比較
結果メモリ７の該当ピン位置のデータを１０″と書込ま
せる。
機能試験ｆ、ＤＣ測定を行なう。ＤＵＴの電圧印加電流
測定を行なう場合は、コントローラ１からＤＣ試験の条
件である１、印加電圧値、電流測定判定ＩＪ ミツト値
がＤＣ試験部３のＤＣ測定回路５にバス２を介して設定
される。捷たＤＣ試験を行うＤ Ｕ Ｔの端子ナンバー
がＤＣ試験部３のピン制御回路４に設定される。コント
ローラ１の命令によりＤＣ試験が開始されるとＤＣ試験
部３のピン制御回路４Ｆｉ、ＤＵＴＯ測定端子に対応す
るＤＣ接続用のリレーＲＱ１〜ＲＩｌｎ のうちの１ピ
ンを閉じさせ、その後ＤＣ測定回路５が電圧を印加し電
流を測定する。
測定を行なう場合は、コントローラ１からＤＣ試験の条
件である１、印加電圧値、電流測定判定ＩＪ ミツト値
がＤＣ試験部３のＤＣ測定回路５にバス２を介して設定
される。捷たＤＣ試験を行うＤ Ｕ Ｔの端子ナンバー
がＤＣ試験部３のピン制御回路４に設定される。コント
ローラ１の命令によりＤＣ試験が開始されるとＤＣ試験
部３のピン制御回路４Ｆｉ、ＤＵＴＯ測定端子に対応す
るＤＣ接続用のリレーＲＱ１〜ＲＩｌｎ のうちの１ピ
ンを閉じさせ、その後ＤＣ測定回路５が電圧を印加し電
流を測定する。
ＤＵＴの複数端子を測定する場合には、コントローラ１
から複数のＤＵＴの端子ナンバーがピン制御回路４に送
ら扛、送られてきた複数のＤＵＴの端子ナンバーの番号
の小さい方から順に測定する様にする。
から複数のＤＵＴの端子ナンバーがピン制御回路４に送
ら扛、送られてきた複数のＤＵＴの端子ナンバーの番号
の小さい方から順に測定する様にする。
上述した従来の論理ＩＣテスタでは、ＤＣ試験部３のピ
ン制御回路４は、機能試験でのバタンメモリ部６とは独
立しているから、ＤＵＴの出力端子のＤＣ測定を行うに
は、そのつどコントローラ１からピン制御回路４にＤＵ
Ｔの出力端子を設定しなければならないという欠点があ
る。
ン制御回路４は、機能試験でのバタンメモリ部６とは独
立しているから、ＤＵＴの出力端子のＤＣ測定を行うに
は、そのつどコントローラ１からピン制御回路４にＤＵ
Ｔの出力端子を設定しなければならないという欠点があ
る。
本発明の目的は、上記の欠点を除去し、機能試験後に、
ＤＣ測定を行なう場合に、特別にコントローラからピン
制御の設定をすることを不要とする論理ＩＣテスタを提
供することにある。
ＤＣ測定を行なう場合に、特別にコントローラからピン
制御の設定をすることを不要とする論理ＩＣテスタを提
供することにある。
本発明の対象とする論理ＩＣテスタは、上記の機能試験
・ＤＣ試験を行なうことのできる試験装置である。本発
明は上記の試験装置に、ＤＣ試験部のピン制御回路の動
作を、機能試験部のＣＡＲＥパターン格納部の情報によ
って定める手段を付加したものである。
・ＤＣ試験を行なうことのできる試験装置である。本発
明は上記の試験装置に、ＤＣ試験部のピン制御回路の動
作を、機能試験部のＣＡＲＥパターン格納部の情報によ
って定める手段を付加したものである。
機能試験の際に、測定されるＤＵＴの出力端子のナンバ
ーを指定するのがＣＡＲＥパターン格納部に格納されて
いるＣＡＲＥパターンである。このＣＡＲＥパターンに
よってＤＣ試験部のピン制御回路の動作を定めるように
す詐ば、機能試験でコントローラからＣＡＲＥパターン
が指定されているから、機能試験に引きつづき行なうＤ
Ｃ試験で別にコントローラからピン指定データを人力す
る心安はなくなる。
ーを指定するのがＣＡＲＥパターン格納部に格納されて
いるＣＡＲＥパターンである。このＣＡＲＥパターンに
よってＤＣ試験部のピン制御回路の動作を定めるように
す詐ば、機能試験でコントローラからＣＡＲＥパターン
が指定されているから、機能試験に引きつづき行なうＤ
Ｃ試験で別にコントローラからピン指定データを人力す
る心安はなくなる。
以下、本発明の一実施例につき、図面を参照して説明す
る。第１図が実施例の構成ブロック図である。第２図の
従来例と同一部分については同一符号を付している。Ｄ
Ｃ試験部３．パターンメモリ部６．ステーション部８．
比較結果メモリ７とは同一である。異なる点は、選択回
路１１とバス制御回路１２とを設け、バス制御回路１２
からバス１３を介して情報が選択回路１１へ伝達するよ
うにした点である。
る。第１図が実施例の構成ブロック図である。第２図の
従来例と同一部分については同一符号を付している。Ｄ
Ｃ試験部３．パターンメモリ部６．ステーション部８．
比較結果メモリ７とは同一である。異なる点は、選択回
路１１とバス制御回路１２とを設け、バス制御回路１２
からバス１３を介して情報が選択回路１１へ伝達するよ
うにした点である。
選択回路１１はＤＣ測定部３のピン制御回路４へのＤＣ
測定を行うＤＵＴの端子ナンバーの設定’５＝コントロ
ーラ１からパスライン２を介して行うかまたは、バトン
メモリ部６のＣＡＲＥパターン格納部１０からの情報に
従って行うか選択する回路である。前者は従来と同じ動
作をなさしめる場合で、後者が本発明の動作を行なう場
合になる。後者を選択することによって、ＣＡＲＥバ外
ン格外部格納部１０情報に従ってＤＵＴのＤＣ測定端子
ナンバー指定を行うことかで自る。
測定を行うＤＵＴの端子ナンバーの設定’５＝コントロ
ーラ１からパスライン２を介して行うかまたは、バトン
メモリ部６のＣＡＲＥパターン格納部１０からの情報に
従って行うか選択する回路である。前者は従来と同じ動
作をなさしめる場合で、後者が本発明の動作を行なう場
合になる。後者を選択することによって、ＣＡＲＥバ外
ン格外部格納部１０情報に従ってＤＵＴのＤＣ測定端子
ナンバー指定を行うことかで自る。
以下、ＤＵＴの出力端子のＤＣ測定行う場合につき説明
する。コントローラ１から印加電圧及び測定電流、リミ
ット値をバス２を介してＤＣ試験部３のＤＣ測定回路５
にあらかじめ設定しておきまた選択回路１１に機能試験
実行後にバス１３を選択させておく。機能試験を実行し
ＤＵＴの内部状態が決定されると、この時ＣＡＲＥパタ
ーン格納部１０からの出力がバス制御回路１２を介して
バス１３に出力さ几て選択回路１１を経てピン制御回路
４に人力する。ＣＡＲＥパターンで論理１１″が設定さ
れている端子をＤＵＴのＤＣ測定端子ナンバーとしてピ
ン制御回路４に設定する。ピン制御回路４に設定された
ＤＵＴの端子ごとにＤＣ測定回路５が順に接続さ扛、あ
らかじめ設定してあったＤＣ測定条件でＤＣ測定が実施
される。
する。コントローラ１から印加電圧及び測定電流、リミ
ット値をバス２を介してＤＣ試験部３のＤＣ測定回路５
にあらかじめ設定しておきまた選択回路１１に機能試験
実行後にバス１３を選択させておく。機能試験を実行し
ＤＵＴの内部状態が決定されると、この時ＣＡＲＥパタ
ーン格納部１０からの出力がバス制御回路１２を介して
バス１３に出力さ几て選択回路１１を経てピン制御回路
４に人力する。ＣＡＲＥパターンで論理１１″が設定さ
れている端子をＤＵＴのＤＣ測定端子ナンバーとしてピ
ン制御回路４に設定する。ピン制御回路４に設定された
ＤＵＴの端子ごとにＤＣ測定回路５が順に接続さ扛、あ
らかじめ設定してあったＤＣ測定条件でＤＣ測定が実施
される。
〔発明の効果〕
以上説明した様に本発明は、機能試験でＤＵＴの内部状
態を決定しＤＵＴの出力端子の状態をＤＣ試験を行なう
場合に、機能試験においてパ鼾ンごとにＤＵＴの出力端
子を指定するＣＡＲＥパターン情報を利用してＤＣ試験
のピンを指定することが可能になった。そのため従来、
ＤＣ試験の際コントローラから別にピン指定全行なって
いた時間が零になるので、特にピン数が飛躍的に大きく
なったＬＳＩ、超ＬＳＩのＤＣ測定時間を大幅に減小す
る効果を得ることができる。
態を決定しＤＵＴの出力端子の状態をＤＣ試験を行なう
場合に、機能試験においてパ鼾ンごとにＤＵＴの出力端
子を指定するＣＡＲＥパターン情報を利用してＤＣ試験
のピンを指定することが可能になった。そのため従来、
ＤＣ試験の際コントローラから別にピン指定全行なって
いた時間が零になるので、特にピン数が飛躍的に大きく
なったＬＳＩ、超ＬＳＩのＤＣ測定時間を大幅に減小す
る効果を得ることができる。
第１図は、本発明の一実施例の構成ブロック図であり、
第２図は、従来の構成ブロック図である。 １・・・コントローラ、２．１３− バス、３・・・Ｄ
Ｃ試験部、 ４・・・ピン制御回路、５・・・Ｄ
Ｃ測定回路、 ６・・・パターンメモリ部、７・・
・比較結果メモリ、 ８・・・ステーション部、９・
・・パターン格納部、 １０・・・ＣＡＲＥパターン格納部、 １１・・・選択回路、 １２・・・バス制御回路
。
第２図は、従来の構成ブロック図である。 １・・・コントローラ、２．１３− バス、３・・・Ｄ
Ｃ試験部、 ４・・・ピン制御回路、５・・・Ｄ
Ｃ測定回路、 ６・・・パターンメモリ部、７・・
・比較結果メモリ、 ８・・・ステーション部、９・
・・パターン格納部、 １０・・・ＣＡＲＥパターン格納部、 １１・・・選択回路、 １２・・・バス制御回路
。
Claims (1)
- 【特許請求の範囲】 論理集積回路の機能試験・ＤＣ試験を行なう試験装置と
して、ＤＵＴに印加する入力パターンと、ＤＵＴの出力
端子からの出力の期待パターンを格納するパターン制御
部およびＤＵＴからの出力と期待パターンとを比較する
ＤＵＴの出力端子を示すＣＡＲＥパターンを格納するＣ
ＡＲＥパターン格納部を有するパターンメモリ部を含む
機能試験部と、ＤＣ測定回路および該回路のＤＵＴの外
部端子との接続を定めるピン制御回路を含むＤＣ試験部
とを有する試験装置において、 前記機能試験部のＣＡＲＥパターン格納部の情報によつ
て、前記ＤＣ試験部のピン制御回路の動作を定める手段
を設けたことを特徴とする論理集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174475A JPS6329277A (ja) | 1986-07-23 | 1986-07-23 | 論理集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174475A JPS6329277A (ja) | 1986-07-23 | 1986-07-23 | 論理集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329277A true JPS6329277A (ja) | 1988-02-06 |
Family
ID=15979130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174475A Pending JPS6329277A (ja) | 1986-07-23 | 1986-07-23 | 論理集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329277A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027376A1 (fr) * | 1997-11-20 | 1999-06-03 | Advantest Corporation | Procede de test de circuits integres et appareil de test de circuits integres utilisant ce procede |
| US6404220B1 (en) | 1997-11-20 | 2002-06-11 | Advantest Corporation | IC testing method and IC testing device using the same |
| US6522725B2 (en) | 1997-12-05 | 2003-02-18 | Nec Corporation | Speech recognition system capable of flexibly changing speech recognizing function without deteriorating quality of recognition result |
| JP3426254B2 (ja) * | 1997-11-20 | 2003-07-14 | 株式会社アドバンテスト | Ｉｃ試験方法及びこの試験方法を用いたｉｃ試験装置 |
-
1986
- 1986-07-23 JP JP61174475A patent/JPS6329277A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027376A1 (fr) * | 1997-11-20 | 1999-06-03 | Advantest Corporation | Procede de test de circuits integres et appareil de test de circuits integres utilisant ce procede |
| GB2335280A (en) * | 1997-11-20 | 1999-09-15 | Advantest Corp | IC testing method and IC testing device using the same |
| GB2335280B (en) * | 1997-11-20 | 2002-01-16 | Advantest Corp | Ic testing method and ic testing device using the same |
| US6404220B1 (en) | 1997-11-20 | 2002-06-11 | Advantest Corporation | IC testing method and IC testing device using the same |
| JP3426254B2 (ja) * | 1997-11-20 | 2003-07-14 | 株式会社アドバンテスト | Ｉｃ試験方法及びこの試験方法を用いたｉｃ試験装置 |
| US6522725B2 (en) | 1997-12-05 | 2003-02-18 | Nec Corporation | Speech recognition system capable of flexibly changing speech recognizing function without deteriorating quality of recognition result |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010006760A (ko) | 반도체 디바이스 시뮬레이트 장치 및 그것을 이용한반도체 테스트용 프로그램 디버그 장치 | |
| JPH0743413B2 (ja) | 半導体試験装置 | |
| KR100545440B1 (ko) | 반도체 시험장치 | |
| US20200168287A1 (en) | Integrated circuit test apparatus | |
| US6025708A (en) | System for verifying signal voltage level accuracy on a digital testing device | |
| JPS6329277A (ja) | 論理集積回路の試験装置 | |
| TWI644111B (zh) | 用以控制測試器之半導體檢驗方法及裝置 | |
| JP2010002315A (ja) | 半導体試験装置とそのｄｃ特性試験方法 | |
| US6738940B1 (en) | Integrated circuit including a test signal generator | |
| US6101458A (en) | Automatic ranging apparatus and method for precise integrated circuit current measurements | |
| US6393593B1 (en) | Tester and method for testing LSI designed for scan method | |
| US5604750A (en) | Method for voltage setup of integrated circuit tester | |
| JPS6295474A (ja) | 論理集積回路の試験装置 | |
| JPH10339768A (ja) | 半導体試験装置のテストプログラム実行方法 | |
| JP2976686B2 (ja) | Ｉｃ試験方法及びｉｃテスタ | |
| JP3089193B2 (ja) | Ｉｃ試験装置 | |
| KR930006962B1 (ko) | 반도체 시험방법 | |
| JP3210236B2 (ja) | Ｉｃ試験装置のパターン発生装置 | |
| JPH04282478A (ja) | 論理集積回路用試験装置 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JP2000097994A (ja) | 半導体試験装置 | |
| JPH04270978A (ja) | Ｉｃテスタ | |
| JPH10288650A (ja) | 半導体集積回路 | |
| JP2595263B2 (ja) | テストパターン自動作成方式 | |
| KR200146658Y1 (ko) | 반도체 소자용 검사장비 |