JPH10288649A - 半導体集積回路のテスト方法及びテスト装置 - Google Patents
半導体集積回路のテスト方法及びテスト装置Info
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- JPH10288649A JPH10288649A JP9097599A JP9759997A JPH10288649A JP H10288649 A JPH10288649 A JP H10288649A JP 9097599 A JP9097599 A JP 9097599A JP 9759997 A JP9759997 A JP 9759997A JP H10288649 A JPH10288649 A JP H10288649A
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Abstract
(57)【要約】
【課題】 機能テストのサイクル内で同時に直流テスト
を行うことにより、機能テストでは検出できない不良検
出を可能としたＬＳＩのテスト方法及びテスト装置を提
供する。 【解決手段】 ＩＣテスタ１は、ＬＳＩ２へのテスト用
データの入出力を行う複数のテスタチャンネルＣＨを有
し、テスト用データを発生するデータパターン発生部１
２と、ＬＳＩ２からの出力データをテスタチャンネルＣ
Ｈの中の所定のテスタチャンネルに取り込んで期待値デ
ータと比較するコンパレータＣＭＰと、比較結果に基づ
いて良否判定を行う判定部１３とを有する。機能テスト
中のＬＳＩ２の着目するピンに流れる電流を検出するＩ
／Ｖ変換素子３を設けて、検出された電流値を複数のテ
スタチャンネルＣＨの中の空きテスタチャンネルに取り
込んで着目するピンの直流特性の良否を判定する。
を行うことにより、機能テストでは検出できない不良検
出を可能としたＬＳＩのテスト方法及びテスト装置を提
供する。 【解決手段】 ＩＣテスタ１は、ＬＳＩ２へのテスト用
データの入出力を行う複数のテスタチャンネルＣＨを有
し、テスト用データを発生するデータパターン発生部１
２と、ＬＳＩ２からの出力データをテスタチャンネルＣ
Ｈの中の所定のテスタチャンネルに取り込んで期待値デ
ータと比較するコンパレータＣＭＰと、比較結果に基づ
いて良否判定を行う判定部１３とを有する。機能テスト
中のＬＳＩ２の着目するピンに流れる電流を検出するＩ
／Ｖ変換素子３を設けて、検出された電流値を複数のテ
スタチャンネルＣＨの中の空きテスタチャンネルに取り
込んで着目するピンの直流特性の良否を判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
（ＬＳＩ）のテスト方法及びテスト装置に関する。
（ＬＳＩ）のテスト方法及びテスト装置に関する。
【０００２】
【従来の技術】従来より、ＬＳＩの機能テストを行うＩ
Ｃテスタとして、複数のテスタチャンネルを備え、被テ
ストＬＳＩに所定のテストデータを与えて、得られる出
力データを期待値と比較して良否判定を行うようにした
ものが知られている。この種のＩＣテスタは、被テスト
ＬＳＩに入力するためのテスト用データ及び期待値デー
タを発生するデータパターン発生回路を内蔵し、テスト
用データを所定の入力ピンに入力した時の所定の出力ピ
ンに得られる出力データを所定のテスタチャンネルに取
り込んで期待値データとの比較を行い、その比較結果に
基づいて回路機能の良否判定を行う。
Ｃテスタとして、複数のテスタチャンネルを備え、被テ
ストＬＳＩに所定のテストデータを与えて、得られる出
力データを期待値と比較して良否判定を行うようにした
ものが知られている。この種のＩＣテスタは、被テスト
ＬＳＩに入力するためのテスト用データ及び期待値デー
タを発生するデータパターン発生回路を内蔵し、テスト
用データを所定の入力ピンに入力した時の所定の出力ピ
ンに得られる出力データを所定のテスタチャンネルに取
り込んで期待値データとの比較を行い、その比較結果に
基づいて回路機能の良否判定を行う。
【０００３】しかしＬＳＩの機能テストは、“０”，
“１”データによる論理機能をテストするものであり、
ＬＳＩの良否判定法として完全ではない。機能テストに
は合格しても、例えばリークが大きく、実使用で動作不
良を起こすといった事態が生じることも多いからであ
る。このため、ＬＳＩの良品判別には機能テストとは別
に直流特性テストも欠かせず、一般には、電源端子に流
れる平均電流或いは瞬時電流を測定することにより直流
特性チェックが行われる。またＩＣテスタに、ＬＳＩの
各ピンの直流特性を測定する機能を持たせることも一般
に行われている（例えば、特開昭６３−２９２７７号公
報参照）。
“１”データによる論理機能をテストするものであり、
ＬＳＩの良否判定法として完全ではない。機能テストに
は合格しても、例えばリークが大きく、実使用で動作不
良を起こすといった事態が生じることも多いからであ
る。このため、ＬＳＩの良品判別には機能テストとは別
に直流特性テストも欠かせず、一般には、電源端子に流
れる平均電流或いは瞬時電流を測定することにより直流
特性チェックが行われる。またＩＣテスタに、ＬＳＩの
各ピンの直流特性を測定する機能を持たせることも一般
に行われている（例えば、特開昭６３−２９２７７号公
報参照）。
【０００４】
【発明が解決しようとする課題】しかし、従来のＩＣテ
スタによる直流テストは、機能テストとはテスト条件が
当然異なるから、機能テストとは別工程として行われる
ようになっており、機能テストを行いながら同時に直流
テストを行うことは考えられていない。従ってテスト時
間が長くなり、テストコストも高くなる。
スタによる直流テストは、機能テストとはテスト条件が
当然異なるから、機能テストとは別工程として行われる
ようになっており、機能テストを行いながら同時に直流
テストを行うことは考えられていない。従ってテスト時
間が長くなり、テストコストも高くなる。
【０００５】この発明は、上記事情を考慮してなされた
もので、機能テストのサイクル内で同時に直流テストを
行うことにより、機能テストでは検出できない不良検出
を可能としたＬＳＩのテスト方法及びテスト装置を提供
することを目的としている。
もので、機能テストのサイクル内で同時に直流テストを
行うことにより、機能テストでは検出できない不良検出
を可能としたＬＳＩのテスト方法及びテスト装置を提供
することを目的としている。
【０００６】
【課題を解決するための手段】この発明は、被テストＬ
ＳＩの所定の入力ピンにテスト用データを入力し、前記
被テストＬＳＩの所定の出力ピンに得られる出力データ
を期待値と比較して回路の機能テストを行うＬＳＩのテ
スト装置において、前記機能テストのサイクル内で前記
テスト用データを入力した時の前記被テストＬＳＩの少
なくとも一つの着目するピンに流れる電流を検出する電
流検出手段と、この電流検出手段により検出された電流
値に基づいて前記着目するピンの直流特性の良否を判定
する直流特性判定手段とを備えたことを特徴とする。
ＳＩの所定の入力ピンにテスト用データを入力し、前記
被テストＬＳＩの所定の出力ピンに得られる出力データ
を期待値と比較して回路の機能テストを行うＬＳＩのテ
スト装置において、前記機能テストのサイクル内で前記
テスト用データを入力した時の前記被テストＬＳＩの少
なくとも一つの着目するピンに流れる電流を検出する電
流検出手段と、この電流検出手段により検出された電流
値に基づいて前記着目するピンの直流特性の良否を判定
する直流特性判定手段とを備えたことを特徴とする。
【０００７】この発明によるＬＳＩのテスト装置はま
た、被テストＬＳＩへのテスト用データの入力及び前記
被テストＬＳＩの出力データの取り込みを行うための複
数のテスタチャンネルと、前記被テストＬＳＩに入力す
るためのテスト用データ及び期待値データを発生するデ
ータパターン発生手段と、前記テスト用データを前記被
テストＬＳＩの所定の入力ピンに入力した時の前記被テ
ストＬＳＩの所定の出力ピンに得られる出力データを前
記複数のテスタチャンネルの中の所定のテスタチャンネ
ルに取り込んで前記期待値データとの比較を行う比較手
段と、この比較手段による比較結果に基づいて回路機能
の良否判定を行う機能判定手段と、前記テスト用データ
を入力した時の前記被テストＬＳＩの少なくとも一つの
着目するピンに流れる電流を検出する電流検出手段と、
この電流検出手段により検出された電流値を前記複数の
テスタチャンネルの中の空きテスタチャンネルに取り込
んで前記検出された電流値に基づいて前記着目するピン
の直流特性の良否を判定する直流特性判定手段とを備え
たことを特徴とする。
た、被テストＬＳＩへのテスト用データの入力及び前記
被テストＬＳＩの出力データの取り込みを行うための複
数のテスタチャンネルと、前記被テストＬＳＩに入力す
るためのテスト用データ及び期待値データを発生するデ
ータパターン発生手段と、前記テスト用データを前記被
テストＬＳＩの所定の入力ピンに入力した時の前記被テ
ストＬＳＩの所定の出力ピンに得られる出力データを前
記複数のテスタチャンネルの中の所定のテスタチャンネ
ルに取り込んで前記期待値データとの比較を行う比較手
段と、この比較手段による比較結果に基づいて回路機能
の良否判定を行う機能判定手段と、前記テスト用データ
を入力した時の前記被テストＬＳＩの少なくとも一つの
着目するピンに流れる電流を検出する電流検出手段と、
この電流検出手段により検出された電流値を前記複数の
テスタチャンネルの中の空きテスタチャンネルに取り込
んで前記検出された電流値に基づいて前記着目するピン
の直流特性の良否を判定する直流特性判定手段とを備え
たことを特徴とする。
【０００８】この発明において例えば、前記電流検出手
段は、電流値を電圧値に変換する電流電圧変換素子であ
り、前記直流特性判定手段は、前記電流電圧変換素子に
より得られる電圧値を予め定められた所定のしきい値電
圧と比較して直流特性の良否判定を行うものである。
段は、電流値を電圧値に変換する電流電圧変換素子であ
り、前記直流特性判定手段は、前記電流電圧変換素子に
より得られる電圧値を予め定められた所定のしきい値電
圧と比較して直流特性の良否判定を行うものである。
【０００９】この発明はまた、複数のテスタチャンネル
を有するＩＣテスタを用いたＬＳＩのテスト方法であっ
て、被テストＬＳＩの所定の入力ピンにテスト用データ
を入力して前記被テストＬＳＩの所定の出力ピンに得ら
れる出力データを取り込んでその出力データを期待値と
比較して回路機能の良否判定を行う機能判定ステップ
と、この機能判定ステップ内で前記被テストＬＳＩに前
記テスト用データを入力した時の前記被テストＬＳＩの
少なくとも一つの着目するピンに流れる電流を検出する
電流検出ステップと、この電流検出ステップで検出され
た電流値に基づいて前記着目するピンの直流特性の良否
を判定する直流特性判定ステップとを有することを特徴
とする。この場合好ましくは、前記電流検出ステップに
より検出される電流値は、前記複数のテスタチャンネル
の中の前記機能判定ステップに用いられていない空きテ
スタチャンネルを利用して前記ＩＣテスタに取り込むよ
うにする。
を有するＩＣテスタを用いたＬＳＩのテスト方法であっ
て、被テストＬＳＩの所定の入力ピンにテスト用データ
を入力して前記被テストＬＳＩの所定の出力ピンに得ら
れる出力データを取り込んでその出力データを期待値と
比較して回路機能の良否判定を行う機能判定ステップ
と、この機能判定ステップ内で前記被テストＬＳＩに前
記テスト用データを入力した時の前記被テストＬＳＩの
少なくとも一つの着目するピンに流れる電流を検出する
電流検出ステップと、この電流検出ステップで検出され
た電流値に基づいて前記着目するピンの直流特性の良否
を判定する直流特性判定ステップとを有することを特徴
とする。この場合好ましくは、前記電流検出ステップに
より検出される電流値は、前記複数のテスタチャンネル
の中の前記機能判定ステップに用いられていない空きテ
スタチャンネルを利用して前記ＩＣテスタに取り込むよ
うにする。
【００１０】この発明によるテスト方法及びテスト装置
によれば、ＬＳＩの機能テストの一環として、機能テス
トのサイクル内で同時に任意の着目するピンの直流テス
トを行うことができる。具体的には、複数のテスタチャ
ンネルを有するＩＣテスタを用いて、機能テストを行い
ながら、任意のピンの電流を検出してこれを機能テスト
で用いられていない空きテスタチャンネルを利用して取
り込み、直流テストを並行して行う。これにより、機能
テストでは検出されないような不良の検出も可能にな
り、機能テストを補完することができる共に、別途行う
直流テストを簡略化することができる。また、多数のピ
ンの直流テストを機能テストのサイクル内で行うように
すれば、ＬＳＩの良品判別のためのテスト時間の短縮、
従ってテストコストの削減が図られる。
によれば、ＬＳＩの機能テストの一環として、機能テス
トのサイクル内で同時に任意の着目するピンの直流テス
トを行うことができる。具体的には、複数のテスタチャ
ンネルを有するＩＣテスタを用いて、機能テストを行い
ながら、任意のピンの電流を検出してこれを機能テスト
で用いられていない空きテスタチャンネルを利用して取
り込み、直流テストを並行して行う。これにより、機能
テストでは検出されないような不良の検出も可能にな
り、機能テストを補完することができる共に、別途行う
直流テストを簡略化することができる。また、多数のピ
ンの直流テストを機能テストのサイクル内で行うように
すれば、ＬＳＩの良品判別のためのテスト時間の短縮、
従ってテストコストの削減が図られる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＩＣテスト装置の構成を示す。ＩＣテスタ１は、被テ
ストＬＳＩ２へのテスト用データの入力及びＬＳＩ２の
出力データの取り込みを行うためのＩ／Ｏ兼用の複数の
テスタチャンネルＣＨ（ＣＨ１，ＣＨ２，…）を有す
る。各テスタチャンネルＣＨは、コントローラ１１の制
御に従って、ドライバＤＲＶにつながる入力チャンネル
と、コンパレータＣＭＰにつながる出力チャンネルとが
切換えられる。
の実施例を説明する。図１は、この発明の一実施例によ
るＩＣテスト装置の構成を示す。ＩＣテスタ１は、被テ
ストＬＳＩ２へのテスト用データの入力及びＬＳＩ２の
出力データの取り込みを行うためのＩ／Ｏ兼用の複数の
テスタチャンネルＣＨ（ＣＨ１，ＣＨ２，…）を有す
る。各テスタチャンネルＣＨは、コントローラ１１の制
御に従って、ドライバＤＲＶにつながる入力チャンネル
と、コンパレータＣＭＰにつながる出力チャンネルとが
切換えられる。
【００１２】ＩＣテスタ１内には、被テストＬＳＩ２に
入力するためのテスト用データ及び期待値データを発生
するデータパターン発生部１２が設けられ、またあるテ
スト用データをＬＳＩ２に与えたときに得られる出力デ
ータを取り込んで、その出力データパターンを期待値と
比較して回路機能の良否判定を行う良否判定部１３が設
けられている。
入力するためのテスト用データ及び期待値データを発生
するデータパターン発生部１２が設けられ、またあるテ
スト用データをＬＳＩ２に与えたときに得られる出力デ
ータを取り込んで、その出力データパターンを期待値と
比較して回路機能の良否判定を行う良否判定部１３が設
けられている。
【００１３】この実施例では、ＬＳＩ２の機能テストを
行いながら同時に、所定のピンの直流テストを行う。そ
のためにこの実施例では、ＩＣテスタ１の外、例えばパ
フォーマンスボード上に、ＬＳＩ２の着目するピンの電
流を検出する電流電圧変換素子（Ｉ／Ｖ変換素子）３を
配置している。図１の例では、機能テストの際にＩＣテ
スタ１のテスタチャンネルＣＨ３，ＣＨ４につながるに
二つのピンＰ３，Ｐ４に着目してこれにＩ／Ｖ変換素子
３ａ，３ｂを挿入している。
行いながら同時に、所定のピンの直流テストを行う。そ
のためにこの実施例では、ＩＣテスタ１の外、例えばパ
フォーマンスボード上に、ＬＳＩ２の着目するピンの電
流を検出する電流電圧変換素子（Ｉ／Ｖ変換素子）３を
配置している。図１の例では、機能テストの際にＩＣテ
スタ１のテスタチャンネルＣＨ３，ＣＨ４につながるに
二つのピンＰ３，Ｐ４に着目してこれにＩ／Ｖ変換素子
３ａ，３ｂを挿入している。
【００１４】Ｉ／Ｖ変換素子３は例えば、ホール素子で
ある。Ｉ／Ｖ変換素子３は、ピンＰ３，Ｐ４の電流値を
電圧値として検出して、その電圧値は機能テストに用い
られていない空きチャンネルＣＨ５，ＣＨ６に取り込ま
れるようにしている。このときコントローラ１１からの
制御によりテスタチャンネルＣＨ５，ＣＨ６はコンパレ
ータＣＭＰ側が閉じられる。ＩＣテスタ１内には、Ｉ／
Ｖ変換素子３により検出された電圧値等をコンパレータ
ＣＭＰにおいて所定のしきい値電圧と比較するために、
しきい値電圧設定部１４が設けられている。そして、比
較結果は、良否判定部１３に送られ、ここで直流特性の
良否判定が行われる。なおしきい値電圧設定部１４は、
パターン発生部１２内に設けられてもよい。
ある。Ｉ／Ｖ変換素子３は、ピンＰ３，Ｐ４の電流値を
電圧値として検出して、その電圧値は機能テストに用い
られていない空きチャンネルＣＨ５，ＣＨ６に取り込ま
れるようにしている。このときコントローラ１１からの
制御によりテスタチャンネルＣＨ５，ＣＨ６はコンパレ
ータＣＭＰ側が閉じられる。ＩＣテスタ１内には、Ｉ／
Ｖ変換素子３により検出された電圧値等をコンパレータ
ＣＭＰにおいて所定のしきい値電圧と比較するために、
しきい値電圧設定部１４が設けられている。そして、比
較結果は、良否判定部１３に送られ、ここで直流特性の
良否判定が行われる。なおしきい値電圧設定部１４は、
パターン発生部１２内に設けられてもよい。
【００１５】具体的にこの実施例によるテスト動作を説
明する。例えば、図２に示すように、テストすべき回路
がＮＡＮＤゲートであり、テスタチャンネルＣＨ３，Ｃ
Ｈ４からのテストデータを入力ピンＰ３，Ｐ４に入れ、
出力ピンＰ１に得られる出力データをテスタチャンネル
ＣＨ１に取り込む場合を説明する。この機能テストの入
力値及び期待値を示すテストベクトルパターンは、下記
表１のようになる。
明する。例えば、図２に示すように、テストすべき回路
がＮＡＮＤゲートであり、テスタチャンネルＣＨ３，Ｃ
Ｈ４からのテストデータを入力ピンＰ３，Ｐ４に入れ、
出力ピンＰ１に得られる出力データをテスタチャンネル
ＣＨ１に取り込む場合を説明する。この機能テストの入
力値及び期待値を示すテストベクトルパターンは、下記
表１のようになる。
【００１６】
【表１】
【００１７】表１において、入力値“０”は低レベル電
圧、“１”は高レベル電圧を示し，期待値“Ｈ”は出力
値があるしきい値より高く、“Ｌ”はそのしきい値より
低いことを示す。この様な機能テストのサイクル内にお
いて、例えば入力ピンＰ３，Ｐ４の一方に“Ｏ”，他方
に“１”を与えるベクトルライン＜２＞，＜３＞の位置
で、入力ピンＰ３，Ｐ４に流れる電流を判定する場合に
は、入力ピンＰ３，Ｐ４に挿入したＩ／Ｖ変換素子３
ａ，３ｂの電圧値をそれぞれテスタチャンネルＣＨ５，
ＣＨ６に取り込んで、しきい値判定を行う。このときテ
ストベクトルパターンは表１に対して、下記表２のよう
になる。
圧、“１”は高レベル電圧を示し，期待値“Ｈ”は出力
値があるしきい値より高く、“Ｌ”はそのしきい値より
低いことを示す。この様な機能テストのサイクル内にお
いて、例えば入力ピンＰ３，Ｐ４の一方に“Ｏ”，他方
に“１”を与えるベクトルライン＜２＞，＜３＞の位置
で、入力ピンＰ３，Ｐ４に流れる電流を判定する場合に
は、入力ピンＰ３，Ｐ４に挿入したＩ／Ｖ変換素子３
ａ，３ｂの電圧値をそれぞれテスタチャンネルＣＨ５，
ＣＨ６に取り込んで、しきい値判定を行う。このときテ
ストベクトルパターンは表１に対して、下記表２のよう
になる。
【００１８】
【表２】
【００１９】例えば、Ｉ／Ｖ変換素子３ａ，３ｂの変換
率が、１０ｍＡ→１００ｍＶ，２０ｍＡ→２００ｍＶ，
３０ｍＡ→３００ｍＶのような直線関係にあるとする。
このとき、ＩＣテスタ１のテスタチャンネルＣＨ５のコ
ンパレータＣＭＰでのしきい値電圧を１００ｍＶ，テス
タチャンネルＣＨ６のコンパレータＣＭＰでのしきい値
電圧を２００ｍＶと設定すると、ベクトルライン＜２
＞，＜３＞に位置でそれぞれ、ピンＰ３に１０ｍＡ以上
の電流が流れたか否か、ピンＰ４に２０ｍＡ以上の電流
が流れたか否かを判定できることになる。表２の例は、
ピンＰ３の電流が１０ｍＡ以下、ピンＰ４の電流が２０
ｍＡ以下の場合を期待値“Ｌ”として示している。
率が、１０ｍＡ→１００ｍＶ，２０ｍＡ→２００ｍＶ，
３０ｍＡ→３００ｍＶのような直線関係にあるとする。
このとき、ＩＣテスタ１のテスタチャンネルＣＨ５のコ
ンパレータＣＭＰでのしきい値電圧を１００ｍＶ，テス
タチャンネルＣＨ６のコンパレータＣＭＰでのしきい値
電圧を２００ｍＶと設定すると、ベクトルライン＜２
＞，＜３＞に位置でそれぞれ、ピンＰ３に１０ｍＡ以上
の電流が流れたか否か、ピンＰ４に２０ｍＡ以上の電流
が流れたか否かを判定できることになる。表２の例は、
ピンＰ３の電流が１０ｍＡ以下、ピンＰ４の電流が２０
ｍＡ以下の場合を期待値“Ｌ”として示している。
【００２０】なお、期待の方法によって、他の直流特性
の良否判定を行うこともできる。例えば、高インピーダ
ンス（High-Z）状態を判定する場合には、コンパレータ
のしきい値電圧をほぼ０Ｖに設定すればよい。また、ウ
インドウ・コンパレータ等を用いて電流値の範囲を上限
と下限を設定して判定することも可能である。また図２
では、一例として、テスト用データが入力される二つの
入力ピンに流れ込む電流を検出する場合を説明したが、
出力データを取り出す出力ピンの電流検出を行うことも
できるし、電源ピンの電流検出を行うこともできる。Ｉ
／Ｖ変換素子の数とテスタチャンネル数次第で、被テス
トＬＳＩの全てのピンについて電流検出を行うことも可
能である。
の良否判定を行うこともできる。例えば、高インピーダ
ンス（High-Z）状態を判定する場合には、コンパレータ
のしきい値電圧をほぼ０Ｖに設定すればよい。また、ウ
インドウ・コンパレータ等を用いて電流値の範囲を上限
と下限を設定して判定することも可能である。また図２
では、一例として、テスト用データが入力される二つの
入力ピンに流れ込む電流を検出する場合を説明したが、
出力データを取り出す出力ピンの電流検出を行うことも
できるし、電源ピンの電流検出を行うこともできる。Ｉ
／Ｖ変換素子の数とテスタチャンネル数次第で、被テス
トＬＳＩの全てのピンについて電流検出を行うことも可
能である。
【００２１】図３は、この発明の別の実施例に係るテス
ト装置の構成を示す。図１と対応する部分には図１と同
一符号を付して詳細な説明は省く。この実施例では、直
流テスト用のＩ／Ｖ変換素子３（３ａ〜３ｄ）をＩＣテ
スタ１の内部に、図の例ではテスタチャンネルＣＨ１〜
ＣＨ４の経路に設置している。Ｉ／Ｖ変換素子３により
得られる電圧値は、切換回路１５により選択されて、別
のテスタチャンネルＣＨ５，ＣＨ６に取り込まれるよう
になっている。
ト装置の構成を示す。図１と対応する部分には図１と同
一符号を付して詳細な説明は省く。この実施例では、直
流テスト用のＩ／Ｖ変換素子３（３ａ〜３ｄ）をＩＣテ
スタ１の内部に、図の例ではテスタチャンネルＣＨ１〜
ＣＨ４の経路に設置している。Ｉ／Ｖ変換素子３により
得られる電圧値は、切換回路１５により選択されて、別
のテスタチャンネルＣＨ５，ＣＨ６に取り込まれるよう
になっている。
【００２２】即ちこの実施例の場合、テスタチャンネル
ＣＨ５，ＣＨ６は通常のＩ／Ｏ兼用テスタチャンネルで
あり、テスタチャンネルＣＨ１〜ＣＨ４は、Ｉ／Ｏチャ
ンネルとしても、また他の空きチャンネルを利用した電
流測定用チャンネルとしても用いられるオプションチャ
ンネルとなっている。これらのオプションチャンネルを
通常の機能テストのためのＩ／Ｏチャンネルとして利用
するか、或いは直流テストの電流検出チャンネルとして
利用するかは、コントローラにより制御される。この実
施例によっても、先の実施例と同様に、被テストＬＳＩ
２に対して所定のテスタデータを与えて機能テストを行
うサイクル内で、任意の着目ピンの直流特性のテストを
行うことができる。
ＣＨ５，ＣＨ６は通常のＩ／Ｏ兼用テスタチャンネルで
あり、テスタチャンネルＣＨ１〜ＣＨ４は、Ｉ／Ｏチャ
ンネルとしても、また他の空きチャンネルを利用した電
流測定用チャンネルとしても用いられるオプションチャ
ンネルとなっている。これらのオプションチャンネルを
通常の機能テストのためのＩ／Ｏチャンネルとして利用
するか、或いは直流テストの電流検出チャンネルとして
利用するかは、コントローラにより制御される。この実
施例によっても、先の実施例と同様に、被テストＬＳＩ
２に対して所定のテスタデータを与えて機能テストを行
うサイクル内で、任意の着目ピンの直流特性のテストを
行うことができる。
【００２３】ところで、ＬＳＩ２の入力ピンにつながる
入力段回路は、ＣＭＯＳＬＳＩの場合、図４（ａ）のよ
うに、ＰＭＯＳトランジスタＱP とＮＭＯＳトランジス
タＱN によるＣＭＯＳインバータ構成となり、このと
き、入力テストパターンによって同図（ｂ）に示すよう
な入力電流が流れる。この様な入力端子での直流リーク
特性を判定する場合には、テストパターンの後半に同期
して図示のようなストローブパルスを発生して、検出す
べき電流のしきい値を小さく設定すればよい。ストロー
ブパルスの発生タイミングを設定すれば、過渡的な電流
変化の任意の瞬時電流を検出することもできる。
入力段回路は、ＣＭＯＳＬＳＩの場合、図４（ａ）のよ
うに、ＰＭＯＳトランジスタＱP とＮＭＯＳトランジス
タＱN によるＣＭＯＳインバータ構成となり、このと
き、入力テストパターンによって同図（ｂ）に示すよう
な入力電流が流れる。この様な入力端子での直流リーク
特性を判定する場合には、テストパターンの後半に同期
して図示のようなストローブパルスを発生して、検出す
べき電流のしきい値を小さく設定すればよい。ストロー
ブパルスの発生タイミングを設定すれば、過渡的な電流
変化の任意の瞬時電流を検出することもできる。
【００２４】次に、ＬＳＩ内部の複数ブロックに対し
て、別々に電源供給を可能として、ブロック毎の機能テ
スト及び直流テストを可能とした実施例を説明する。図
５はその様な実施例のテスト容易化ＬＳＩ２０の構成を
示す。この実施例の場合、ＬＳＩ２０の内部は３ブロッ
ク２１ａ〜２１ｃに分けられるものとする。各ブロック
２１ａ〜２１ｃの内部電源端子３１ａ〜３１ｃにはそれ
ぞれ切換回路２２ａ〜２２ｃが設けられる。この切換回
路２２ａ〜２２ｃにより、内部電源端子３１ａ〜３１ｃ
は、通常動作時は共通に電源（ＶDD）端子であるピンＰ
11に接続され、テストモード時は別個にテスト用電源
（ＶP ）端子として用意されたピンＰ12〜Ｐ14に接続さ
れるようになっている。これらの切換回路２２ａ〜２２
ｃを制御するために、モード設定用レジスタ２３が設け
られ、ピンＰ15をテストモード設定端子として、Ｉ／Ｏ
端子であるピンＰ16，Ｐ17から切換データを設定できる
ようにしている。
て、別々に電源供給を可能として、ブロック毎の機能テ
スト及び直流テストを可能とした実施例を説明する。図
５はその様な実施例のテスト容易化ＬＳＩ２０の構成を
示す。この実施例の場合、ＬＳＩ２０の内部は３ブロッ
ク２１ａ〜２１ｃに分けられるものとする。各ブロック
２１ａ〜２１ｃの内部電源端子３１ａ〜３１ｃにはそれ
ぞれ切換回路２２ａ〜２２ｃが設けられる。この切換回
路２２ａ〜２２ｃにより、内部電源端子３１ａ〜３１ｃ
は、通常動作時は共通に電源（ＶDD）端子であるピンＰ
11に接続され、テストモード時は別個にテスト用電源
（ＶP ）端子として用意されたピンＰ12〜Ｐ14に接続さ
れるようになっている。これらの切換回路２２ａ〜２２
ｃを制御するために、モード設定用レジスタ２３が設け
られ、ピンＰ15をテストモード設定端子として、Ｉ／Ｏ
端子であるピンＰ16，Ｐ17から切換データを設定できる
ようにしている。
【００２５】この様にＬＳＩ２０をテスト容易化構成と
して、先の実施例と同様に各ブロック毎の機能テストを
行いながら同時に、電流検出による直流テストを行うこ
とが可能となる。即ち、図１の実施例と同様に、着目す
るピンにＩ／Ｖ変換素子を挿入して、その出力電圧値を
ＩＣテスタの空きテスタチャンネルに取り込んで、その
ピンの直流特性をチェックすることができる。この実施
例によれば、ＶDD端子の電流により全回路の異常検出を
行う通常の方法ではチェックできないブロック毎の異常
検出を行うことが可能となる。
して、先の実施例と同様に各ブロック毎の機能テストを
行いながら同時に、電流検出による直流テストを行うこ
とが可能となる。即ち、図１の実施例と同様に、着目す
るピンにＩ／Ｖ変換素子を挿入して、その出力電圧値を
ＩＣテスタの空きテスタチャンネルに取り込んで、その
ピンの直流特性をチェックすることができる。この実施
例によれば、ＶDD端子の電流により全回路の異常検出を
行う通常の方法ではチェックできないブロック毎の異常
検出を行うことが可能となる。
【００２６】図５の実施例では、通常のＬＳＩに比べ
て、テスト容易化のために、テスト時の電源端子となる
ピンＰ12〜Ｐ14及びモード設定用のピンＰ15が余分に必
要になる。これに対して図６は、テスト用のピンを減ら
すようにした実施例のテスト容易化ＬＳＩ２０の構成を
示している。この場合、一つのピンＰ12をテスト時の電
源（ＶP ）端子として、切換回路２２ａ〜２２ｃとピン
Ｐ12との間に更に切換回路２４を設けている。切換回路
２４はレジスタ２３により制御されて、ブロック２１ａ
〜２１ｃに対して順次、テスト用電源ＶPを供給できる
ようになっている。また図には示さないが、テスト用の
ピンを格別に追加することなく、ブロック毎にテストを
行う場合の未使用のＩ／Ｏピンをテスト用電源等の端子
として利用することも可能である。
て、テスト容易化のために、テスト時の電源端子となる
ピンＰ12〜Ｐ14及びモード設定用のピンＰ15が余分に必
要になる。これに対して図６は、テスト用のピンを減ら
すようにした実施例のテスト容易化ＬＳＩ２０の構成を
示している。この場合、一つのピンＰ12をテスト時の電
源（ＶP ）端子として、切換回路２２ａ〜２２ｃとピン
Ｐ12との間に更に切換回路２４を設けている。切換回路
２４はレジスタ２３により制御されて、ブロック２１ａ
〜２１ｃに対して順次、テスト用電源ＶPを供給できる
ようになっている。また図には示さないが、テスト用の
ピンを格別に追加することなく、ブロック毎にテストを
行う場合の未使用のＩ／Ｏピンをテスト用電源等の端子
として利用することも可能である。
【００２７】図７は、更に別の実施例であり、ブロック
毎に電源供給を行うことはしないが、ブロック毎の内部
電源端子３１ａ〜３１ｃの電流を測定できるようにした
テスト容易化ＬＳＩ２０を示している。図示のようにこ
の実施例では、電源端子ピンＰ11につながる電源線３０
から内部電源端子３１ａ〜３１ｃに分岐する分岐線３１
ａ〜３１ｃ上にそれぞれブロック電流を検出するための
Ｉ／Ｖ変換素子２５ａ〜２５ｃを設けている。即ち電源
端子ピンＰ11はＩ／Ｖ変換素子２５ａ〜２５ｃを介して
各内部電源端子３１ａ〜３１ｃに接続される。ピンＰ12
〜Ｐ14はテスト用として設けられたもので、各Ｉ／Ｖ変
換素子２５ａ〜２５ｃの出力端子がそれぞれテスト用ピ
ンＰ12〜Ｐ14に接続される。
毎に電源供給を行うことはしないが、ブロック毎の内部
電源端子３１ａ〜３１ｃの電流を測定できるようにした
テスト容易化ＬＳＩ２０を示している。図示のようにこ
の実施例では、電源端子ピンＰ11につながる電源線３０
から内部電源端子３１ａ〜３１ｃに分岐する分岐線３１
ａ〜３１ｃ上にそれぞれブロック電流を検出するための
Ｉ／Ｖ変換素子２５ａ〜２５ｃを設けている。即ち電源
端子ピンＰ11はＩ／Ｖ変換素子２５ａ〜２５ｃを介して
各内部電源端子３１ａ〜３１ｃに接続される。ピンＰ12
〜Ｐ14はテスト用として設けられたもので、各Ｉ／Ｖ変
換素子２５ａ〜２５ｃの出力端子がそれぞれテスト用ピ
ンＰ12〜Ｐ14に接続される。
【００２８】このテスト容易化ＬＳＩ２０は、図１で説
明したテスト装置におけるＩ／Ｖ変換素子３をＬＳＩ２
０の内部の各ブロックの内部電源端子３１ａ〜３１ｃに
組み込んだものということができる。従って、テスト用
ピンＰ12〜Ｐ14の出力をそのまま、ＩＣテスタ１の機能
テストでは用いられていない空きテスタチャンネルに取
り込む。これにより、機能テストを行いながら同時に各
ブロック２１ａ〜２１ｃの電源電流をチェックすること
が可能となる。
明したテスト装置におけるＩ／Ｖ変換素子３をＬＳＩ２
０の内部の各ブロックの内部電源端子３１ａ〜３１ｃに
組み込んだものということができる。従って、テスト用
ピンＰ12〜Ｐ14の出力をそのまま、ＩＣテスタ１の機能
テストでは用いられていない空きテスタチャンネルに取
り込む。これにより、機能テストを行いながら同時に各
ブロック２１ａ〜２１ｃの電源電流をチェックすること
が可能となる。
【００２９】図８は、図７を変形した実施例である。図
７の実施例の場合、テスト容易化のために余分のピンＰ
12〜Ｐ14を必要とするが、この実施例では、Ｉ／Ｖ変換
素子２５ａ〜２５ｃの出力を切換える切換回路２７とこ
れを制御するレジスタ２６を内蔵して、ピンＰ12を直流
テスト用出力端子、ピンＰ13をモード設定用端子として
いる。これにより、テスト用のピンを一つ減らすことが
できる。なお図７の実施例のＬＳＩは、通常モード／テ
ストモードの切換えは必要がなく、テスト用ピンＰ12〜
Ｐ14は通常動作時にも、各ブロック２１ａ〜２１ｃの内
部電源電流を検出して出力している。従って、このテス
ト用ピンＰ12〜Ｐ14は通常動作時の各ブロックの異常検
出を行うためのブロック異常検出端子としても利用する
ことができるから、このテスト容易化構成はテスト動作
を抜きにしても有効である。またこの発明による集積回
路テスト法は、ソフトウェハにより実現することもで
き、その処理を実行する動作プログラムを記録媒体に記
録して提供することができる。
７の実施例の場合、テスト容易化のために余分のピンＰ
12〜Ｐ14を必要とするが、この実施例では、Ｉ／Ｖ変換
素子２５ａ〜２５ｃの出力を切換える切換回路２７とこ
れを制御するレジスタ２６を内蔵して、ピンＰ12を直流
テスト用出力端子、ピンＰ13をモード設定用端子として
いる。これにより、テスト用のピンを一つ減らすことが
できる。なお図７の実施例のＬＳＩは、通常モード／テ
ストモードの切換えは必要がなく、テスト用ピンＰ12〜
Ｐ14は通常動作時にも、各ブロック２１ａ〜２１ｃの内
部電源電流を検出して出力している。従って、このテス
ト用ピンＰ12〜Ｐ14は通常動作時の各ブロックの異常検
出を行うためのブロック異常検出端子としても利用する
ことができるから、このテスト容易化構成はテスト動作
を抜きにしても有効である。またこの発明による集積回
路テスト法は、ソフトウェハにより実現することもで
き、その処理を実行する動作プログラムを記録媒体に記
録して提供することができる。
【００３０】
【発明の効果】以上述べたようにこの発明によれば、複
数のテスタチャンネルを有するＩＣテスタを用いて、機
能テストを行いながら、任意のピンの電流を検出してこ
れを機能テストで用いられていない空きテスタチャンネ
ルを利用して取り込み、直流テストを並行して行うよう
にしており、機能テストを補完することができ、また直
流テストの簡略化が図られると共に、ＬＳＩの良品判別
のためのテスト時間の短縮、従ってテストコストの削減
が図られる。
数のテスタチャンネルを有するＩＣテスタを用いて、機
能テストを行いながら、任意のピンの電流を検出してこ
れを機能テストで用いられていない空きテスタチャンネ
ルを利用して取り込み、直流テストを並行して行うよう
にしており、機能テストを補完することができ、また直
流テストの簡略化が図られると共に、ＬＳＩの良品判別
のためのテスト時間の短縮、従ってテストコストの削減
が図られる。
【図１】 この発明の一実施例によるテスト装置の構成
を示す図である。
を示す図である。
【図２】 同実施例のテスト方法を説明するための図で
ある。
ある。
【図３】 他の実施例によるテスト装置の構成を示す図
である。
である。
【図４】 他の実施例による電流検出の手法を説明する
ための図である。
ための図である。
【図５】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。
を示す図である。
【図６】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。
を示す図である。
【図７】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。
を示す図である。
【図８】 他の実施例によるテスト容易化ＬＳＩの構成
を示す図である。
を示す図である。
１…ＩＣテスタ、２…被テストＬＳＩ、３（３ａ，３
ｂ）…Ｉ／Ｖ変換素子、１１…コントローラ、１２…パ
ターン発生部、１３…良否判定部、１４…しきい値電圧
設定部、ＤＲＶ…ドライバ、ＣＭＰ…コンパレータ、２
１ａ〜２１ｃ…ブロック、３１ａ〜３１ｃ…内部電源端
子、２２ａ〜２２ｃ…切換回路、２３…モード設定レジ
スタ、２４…切換回路、２５ａ…２５ｃ…Ｉ／Ｖ変換素
子、３０…電源線、３２ａ〜３２ｃ…分岐線、２７…切
換回路、２６…レジスタ。
ｂ）…Ｉ／Ｖ変換素子、１１…コントローラ、１２…パ
ターン発生部、１３…良否判定部、１４…しきい値電圧
設定部、ＤＲＶ…ドライバ、ＣＭＰ…コンパレータ、２
１ａ〜２１ｃ…ブロック、３１ａ〜３１ｃ…内部電源端
子、２２ａ〜２２ｃ…切換回路、２３…モード設定レジ
スタ、２４…切換回路、２５ａ…２５ｃ…Ｉ／Ｖ変換素
子、３０…電源線、３２ａ〜３２ｃ…分岐線、２７…切
換回路、２６…レジスタ。
Claims (6)
- 【請求項１】 被テスト半導体集積回路の所定の入力ピ
ンにテスト用データを入力し、前記被テスト半導体集積
回路の所定の出力ピンに得られる出力データを期待値と
比較して回路の機能テストを行う半導体集積回路のテス
ト装置において、 前記機能テストのサイクル内で前記テスト用データを入
力した時の前記被テスト半導体集積回路の少なくとも一
つの着目するピンに流れる電流を検出する電流検出手段
と、 この電流検出手段により検出された電流値に基づいて前
記着目するピンの直流特性の良否を判定する直流特性判
定手段とを備えたことを特徴とする半導体集積回路のテ
スト装置。 - 【請求項２】 被テスト半導体集積回路へのテスト用デ
ータの入力及び前記被テスト半導体集積回路の出力デー
タの取り込みを行うための複数のテスタチャンネルと、 前記被テスト半導体集積回路に入力するためのテスト用
データ及び期待値データを発生するデータパターン発生
手段と、 前記テスト用データを前記被テスト半導体集積回路の所
定の入力ピンに入力した時の前記被テスト半導体集積回
路の所定の出力ピンに得られる出力データを前記複数の
テスタチャンネルの中の所定のテスタチャンネルに取り
込んで前記期待値データとの比較を行う比較手段と、 この比較手段による比較結果に基づいて回路機能の良否
判定を行う機能判定手段と、 前記テスト用データを入力した時の前記被テスト半導体
集積回路の少なくとも一つの着目するピンに流れる電流
を検出する電流検出手段と、 この電流検出手段により検出された電流値を前記複数の
テスタチャンネルの中の空きテスタチャンネルに取り込
んで前記検出された電流値に基づいて前記着目するピン
の直流特性の良否を判定する直流特性判定手段とを備え
たことを特徴とする半導体集積回路のテスト装置 - 【請求項３】 前記電流検出手段は、電流値を電圧値に
変換する電流電圧変換素子であり、 前記直流特性判定手段は、前記電流電圧変換素子により
得られる電圧値を予め定められた所定のしきい値電圧と
比較して直流特性の良否判定を行うものであることを特
徴とする請求項１または２に記載の半導体集積回路のテ
スト装置。 - 【請求項４】 複数のテスタチャンネルを有するＩＣテ
スタを用いた半導体集積回路のテスト方法であって、 被テスト半導体集積回路の所定の入力ピンにテスト用デ
ータを入力して前記被テスト半導体集積回路の所定の出
力ピンに得られる出力データを取り込んでその出力デー
タを期待値と比較して回路機能の良否判定を行う機能判
定ステップと、 この機能判定ステップ内で前記被テスト半導体集積回路
に前記テスト用データを入力した時の前記被テスト半導
体集積回路の少なくとも一つの着目するピンに流れる電
流を検出する電流検出ステップと、 この電流検出ステップで検出された電流値に基づいて前
記着目するピンの直流特性の良否を判定する直流特性判
定ステップとを有することを特徴とする半導体集積回路
のテスト方法。 - 【請求項５】 前記電流検出ステップにより検出される
電流値は、前記複数のテスタチャンネルの中の前記機能
判定ステップに用いられていない空きテスタチャンネル
を利用して前記ＩＣテスタに取り込むようにしたことを
特徴とする請求項４記載の半導体集積回路のテスト方
法。 - 【請求項６】 請求項４に記載の各ステップ処理を動作
プログラムとして記憶した媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097599A JPH10288649A (ja) | 1997-04-15 | 1997-04-15 | 半導体集積回路のテスト方法及びテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097599A JPH10288649A (ja) | 1997-04-15 | 1997-04-15 | 半導体集積回路のテスト方法及びテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10288649A true JPH10288649A (ja) | 1998-10-27 |
Family
ID=14196708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097599A Pending JPH10288649A (ja) | 1997-04-15 | 1997-04-15 | 半導体集積回路のテスト方法及びテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10288649A (ja) |
-
1997
- 1997-04-15 JP JP9097599A patent/JPH10288649A/ja active Pending
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