JPH06213971A - 以前の応答信号からテスト信号を局所的に導出する方法と装置 - Google Patents
以前の応答信号からテスト信号を局所的に導出する方法と装置Info
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- JPH06213971A JPH06213971A JP4085032A JP8503292A JPH06213971A JP H06213971 A JPH06213971 A JP H06213971A JP 4085032 A JP4085032 A JP 4085032A JP 8503292 A JP8503292 A JP 8503292A JP H06213971 A JPH06213971 A JP H06213971A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
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Abstract
(57)【要約】 （修正有）
【目的】 データ・レジスタ２２の内容に排他的論理和
された以前の応答信号を用いてＩＣの迅速且つ連続的な
テストを可能にする。 【構成】 ＩＣはテスト・ポイント配列と、命令レジス
タ２０と、プローブ線励振器と制御／検出線励振器／受
信器とを備えたテスト回線を有し、ＩＣテストには、テ
スト回線が制御信号を受信するように選択されたテスト
・ポイントをアドレス指定し、且つ別のポイントを応答
信号が検出されるようにアドレス指定を開始するため
に、２０にロードされる。制御信号は２２の内容から生
成される。２２の内容はその以前の内容と、選択された
テストポイントの応答信号から形成されたビット・パタ
ーンとの関数として導出される。一実施例では、新たな
２２の内容を導出するため、以前の内容は応答信号のビ
ット・パターンと排他的論理和され、後続の信号を生成
され、予め設計されたテスト順序によって連続的なテス
トが実施される。
された以前の応答信号を用いてＩＣの迅速且つ連続的な
テストを可能にする。 【構成】 ＩＣはテスト・ポイント配列と、命令レジス
タ２０と、プローブ線励振器と制御／検出線励振器／受
信器とを備えたテスト回線を有し、ＩＣテストには、テ
スト回線が制御信号を受信するように選択されたテスト
・ポイントをアドレス指定し、且つ別のポイントを応答
信号が検出されるようにアドレス指定を開始するため
に、２０にロードされる。制御信号は２２の内容から生
成される。２２の内容はその以前の内容と、選択された
テストポイントの応答信号から形成されたビット・パタ
ーンとの関数として導出される。一実施例では、新たな
２２の内容を導出するため、以前の内容は応答信号のビ
ット・パターンと排他的論理和され、後続の信号を生成
され、予め設計されたテスト順序によって連続的なテス
トが実施される。
Description
【０００１】
【産業上の利用分野】本発明はテスト中の集積回路
（“ＩＣ”）用にテスト信号を導出する装置と方法に関
する。本発明は特に以前のテスト応答の信号圧縮によっ
てテスト信号を導出する装置と方法に関する。
（“ＩＣ”）用にテスト信号を導出する装置と方法に関
する。本発明は特に以前のテスト応答の信号圧縮によっ
てテスト信号を導出する装置と方法に関する。
【０００２】
【従来の技術】（関連出願との関係） 本発明は１９８８年６月７日に公刊され、本件出願人に
譲渡された米国特許明細書第４，７４９，９４７号「集
積回路をテストするための格子ベースの“クロス・チェ
ック”テスト構造」と、１９９０年７月１７日に出願さ
れ、本件出願人に譲渡された米国特許出願第５５４，３
１３号「記憶素子に所望の信号レベルを設定する方法と
装置」と、１９９０年１０月２３日に出願され、本件出
願人に譲渡された米国特許出願第６０１，９６９号「選
択された記憶素子の内部ポイントに所望の論理状態を設
定する方法と装置」と、１９９０年２月２０日に出願さ
れ、本件出願人に譲渡された米国特許出願第４８２，４
５４号「クロス・チェック格子構造を有するシフト・レ
ジスタとして線形帰還シフト・レジスタを動作させる方
法」とに関連する。前記の特許明細書及び特許出願の内
容全体が本明細書に参考文献として引用され、その一部
を成している。
譲渡された米国特許明細書第４，７４９，９４７号「集
積回路をテストするための格子ベースの“クロス・チェ
ック”テスト構造」と、１９９０年７月１７日に出願さ
れ、本件出願人に譲渡された米国特許出願第５５４，３
１３号「記憶素子に所望の信号レベルを設定する方法と
装置」と、１９９０年１０月２３日に出願され、本件出
願人に譲渡された米国特許出願第６０１，９６９号「選
択された記憶素子の内部ポイントに所望の論理状態を設
定する方法と装置」と、１９９０年２月２０日に出願さ
れ、本件出願人に譲渡された米国特許出願第４８２，４
５４号「クロス・チェック格子構造を有するシフト・レ
ジスタとして線形帰還シフト・レジスタを動作させる方
法」とに関連する。前記の特許明細書及び特許出願の内
容全体が本明細書に参考文献として引用され、その一部
を成している。
【０００３】ＩＣをテストするため、テスト・ポイント
を選択するためにテスト信号が加えられ、同時に応答が
検出される。ＩＣがより複雑になると共に、内部回路素
子をテストするためにより多くのテスト・ポイントが必
要になる。その結果、広範なテストを許容する内部テス
ト回線を組み込んで、ＩＣの設計が複雑になる場合が多
い。このような内部テスト回線はレジスタから種々のテ
スト・ポイントへとシフト・アウトされるテスト信号パ
ターンを受領するシフト・レジスタを備えていることが
ある。従って、テスト信号が前記のシフト・レジスタに
入力され、複数の内部テスト・ポイントへと中継される
ための単数又は複数のピンが使用される。
を選択するためにテスト信号が加えられ、同時に応答が
検出される。ＩＣがより複雑になると共に、内部回路素
子をテストするためにより多くのテスト・ポイントが必
要になる。その結果、広範なテストを許容する内部テス
ト回線を組み込んで、ＩＣの設計が複雑になる場合が多
い。このような内部テスト回線はレジスタから種々のテ
スト・ポイントへとシフト・アウトされるテスト信号パ
ターンを受領するシフト・レジスタを備えていることが
ある。従って、テスト信号が前記のシフト・レジスタに
入力され、複数の内部テスト・ポイントへと中継される
ための単数又は複数のピンが使用される。
【０００４】このようなアプローチは一般に走査と呼ば
れている。Ｔ．Ｗ．ウイリアムス、Ｋ．Ｐ．パーカー共
著「テストを可能にする設計−探査」（ＩＥＥＥ会報７
１巻、９８−１１２ページ、１９８３年刊）及び、Ｅ．
Ｂ．アイヒェルベルガー、Ｔ．Ｗ．ウイリアムス共著
「ＬＳＩテスト用の論理設計構造」（第１４回設計オー
トメーション会議会報、１９７７年６月刊、７７ＣＨ１
２１６−ＩＣ、４６２−４６８ページを参照されたい。
更に、ＩＢＭコーポレーションに譲渡され、“より少な
い”テスト・ポイントを介してシフト・レジスタにアク
セスできるようにフリップ−フロップをシフト・レジス
タに直列接続する方法を開示した米国特許明細書第３，
８０６，８９１号（アイヒェルベルガー他）、第３，７
６１，６７５号：第４，２９３，９１９号（ダスグプタ
他）及び第４，５１３，４１８号（バーデル他）も参照
されたい。
れている。Ｔ．Ｗ．ウイリアムス、Ｋ．Ｐ．パーカー共
著「テストを可能にする設計−探査」（ＩＥＥＥ会報７
１巻、９８−１１２ページ、１９８３年刊）及び、Ｅ．
Ｂ．アイヒェルベルガー、Ｔ．Ｗ．ウイリアムス共著
「ＬＳＩテスト用の論理設計構造」（第１４回設計オー
トメーション会議会報、１９７７年６月刊、７７ＣＨ１
２１６−ＩＣ、４６２−４６８ページを参照されたい。
更に、ＩＢＭコーポレーションに譲渡され、“より少な
い”テスト・ポイントを介してシフト・レジスタにアク
セスできるようにフリップ−フロップをシフト・レジス
タに直列接続する方法を開示した米国特許明細書第３，
８０６，８９１号（アイヒェルベルガー他）、第３，７
６１，６７５号：第４，２９３，９１９号（ダスグプタ
他）及び第４，５１３，４１８号（バーデル他）も参照
されたい。
【０００５】走査によるアプローチに従って、集積回路
は選択された記憶素子（例えばテスト・ポイント）を単
数又は複数のシフト・レジスタ連鎖へと連結するように
設計されている。テスト中、シフト・レジスタにはテス
ト接点又は主入力ピンを介してロードされ、選択された
記憶素子に所望の論理状態がロードされることが可能に
される。このように、テスト信号はオフ−チップ方式で
生成され、適当なテスト・ポイントへと多重化される。
は選択された記憶素子（例えばテスト・ポイント）を単
数又は複数のシフト・レジスタ連鎖へと連結するように
設計されている。テスト中、シフト・レジスタにはテス
ト接点又は主入力ピンを介してロードされ、選択された
記憶素子に所望の論理状態がロードされることが可能に
される。このように、テスト信号はオフ−チップ方式で
生成され、適当なテスト・ポイントへと多重化される。
【０００６】組込み自己テスト（”ＢＩＳＴ）アプロー
チに従って、テスト・パターンはオン−チップＲＯＭ素
子に記憶され、又はオン−チップ素子を用いて疑似乱数
パターンとして生成される。このようなＢＩＳＴアプロ
ーチは代表的にはオン−ライン・テスト又はテストが開
始されると主入力ピンにて信号が供給されないオフ−ラ
イン・テスト用に利用される。
チに従って、テスト・パターンはオン−チップＲＯＭ素
子に記憶され、又はオン−チップ素子を用いて疑似乱数
パターンとして生成される。このようなＢＩＳＴアプロ
ーチは代表的にはオン−ライン・テスト又はテストが開
始されると主入力ピンにて信号が供給されないオフ−ラ
イン・テスト用に利用される。
【０００７】テスト信号を確定し、内部ＩＣ部品を監視
する別のアプローチは米国特許明細書第４，６１３，９
７０号「集積回路素子及びこれを診断する方法」、欧州
公開特許広報第２２３，７１４ Ａ２号「テスト回路を
備えた半導体集積回路」、米国特許明細書第４，５１
７，６７２号「プログラム内蔵論理配列の動作チェック
の方法と機構」、Ｇ．カナード、Ａ．ポトッキー共著
（ＩＢＭ技術広報第８巻５号、１９６５年１０月刊）
「電圧チェック装置」及び米国特許明細書第３，７９
５，８５９号「電界効果トランジスタを有する記憶セル
の電気特性を診断する方法と装置」に開示されている。
する別のアプローチは米国特許明細書第４，６１３，９
７０号「集積回路素子及びこれを診断する方法」、欧州
公開特許広報第２２３，７１４ Ａ２号「テスト回路を
備えた半導体集積回路」、米国特許明細書第４，５１
７，６７２号「プログラム内蔵論理配列の動作チェック
の方法と機構」、Ｇ．カナード、Ａ．ポトッキー共著
（ＩＢＭ技術広報第８巻５号、１９６５年１０月刊）
「電圧チェック装置」及び米国特許明細書第３，７９
５，８５９号「電界効果トランジスタを有する記憶セル
の電気特性を診断する方法と装置」に開示されている。
【０００８】
【発明が解決しようとする課題】本発明の課題は従来の
テスト方法を改良することである。
テスト方法を改良することである。
【０００９】
【課題を解決するための手段】本発明は、ＩＣの内部テ
スト・ポイントに供給されるテスト信号（例えば制御信
号）がＩＣ内で検出された以前のテスト・ポイント応答
信号から導出される。本発明はまた検出された信号はデ
ータ・レジスタで圧縮され（例えば符号付き圧縮）、ビ
ット・パターンが形成される。このようなパターンのそ
れぞれのビットはそれぞれのテスト・ポイント用のテス
ト信号を生成するために用いられる。一実施例によれ
ば、信号圧縮は選択されたビットについて検出された信
号（例えば応答信号）及びデータ・レジスタの内容に排
他的論理和演算を行うことによって達成され、その結果
新たなデータ・レジスタの内容を生ずる。主入力に供給
された新たな内容は適宜の信号と共に、単数又は複数の
テスト信号を生成するために利用されるビット・パター
ンを形成する。
スト・ポイントに供給されるテスト信号（例えば制御信
号）がＩＣ内で検出された以前のテスト・ポイント応答
信号から導出される。本発明はまた検出された信号はデ
ータ・レジスタで圧縮され（例えば符号付き圧縮）、ビ
ット・パターンが形成される。このようなパターンのそ
れぞれのビットはそれぞれのテスト・ポイント用のテス
ト信号を生成するために用いられる。一実施例によれ
ば、信号圧縮は選択されたビットについて検出された信
号（例えば応答信号）及びデータ・レジスタの内容に排
他的論理和演算を行うことによって達成され、その結果
新たなデータ・レジスタの内容を生ずる。主入力に供給
された新たな内容は適宜の信号と共に、単数又は複数の
テスト信号を生成するために利用されるビット・パター
ンを形成する。
【００１０】本発明の別の側面によれば、データ・レジ
スタの内容は所定の関数に従って単数又は複数のテスト
・ポイント応答信号によって変更される。新たな内容は
単数又は複数のテスト信号を生成するために利用される
ビット・パターンを形成する。以前の応答信号からテス
ト信号（例えば制御信号）を導出することによってテス
ト順序が形成される。各テスト段階で、データ・レジス
タの内容は応答信号及びデータ・レジスタの内容を排他
的論理和することによって更新され、新たな内容が導出
される。新たな内容から選択されたビットがテスト・ポ
イントを選択するために対応する制御信号を確定する。
次ぎにこれらの制御信号への選択された応答はデータ・
レジスタの内容と共に排他的論理和され、新たな内容が
確定され、以下同様である。テスト順序は予期される応
答に基づいて組織される。実際の応答が予期された応答
と同一である場合は、前記の実際の応答は所望の論理状
態の後続のテスト信号を生成する。その結果、欠陥がな
いＩＣでは迅速な連続的なテスト手順が達成される。
スタの内容は所定の関数に従って単数又は複数のテスト
・ポイント応答信号によって変更される。新たな内容は
単数又は複数のテスト信号を生成するために利用される
ビット・パターンを形成する。以前の応答信号からテス
ト信号（例えば制御信号）を導出することによってテス
ト順序が形成される。各テスト段階で、データ・レジス
タの内容は応答信号及びデータ・レジスタの内容を排他
的論理和することによって更新され、新たな内容が導出
される。新たな内容から選択されたビットがテスト・ポ
イントを選択するために対応する制御信号を確定する。
次ぎにこれらの制御信号への選択された応答はデータ・
レジスタの内容と共に排他的論理和され、新たな内容が
確定され、以下同様である。テスト順序は予期される応
答に基づいて組織される。実際の応答が予期された応答
と同一である場合は、前記の実際の応答は所望の論理状
態の後続のテスト信号を生成する。その結果、欠陥がな
いＩＣでは迅速な連続的なテスト手順が達成される。
【００１１】
【実施例】概要 欠陥状態を識別するためのテスト・パターンは代表的に
は、ＩＣの内部部品が特定の状態にある際にテスト中の
ＩＣの主入力ピンにて供給される信号パターンである。
本件出願人に譲渡された米国特許出願第５５４，３１３
号はオフ−チップから逐次データ・レジスタに所望の状
態をロードすることによって内部回路素子に特定の状態
を設定する方法を開示している。本発明の装置と方法は
所望の状態用の状態信号をオン−チップで生成する。
は、ＩＣの内部部品が特定の状態にある際にテスト中の
ＩＣの主入力ピンにて供給される信号パターンである。
本件出願人に譲渡された米国特許出願第５５４，３１３
号はオフ−チップから逐次データ・レジスタに所望の状
態をロードすることによって内部回路素子に特定の状態
を設定する方法を開示している。本発明の装置と方法は
所望の状態用の状態信号をオン−チップで生成する。
【００１２】図１はテストされる集積回路１２上にある
局所的テスト回線１０を示している。テスト回線１０は
テスト・ポイント配列１４と、複数のプローブ線励振器
１６と、複数の制御／検出線励振器／受信器１８，１９
と、命令レジスタ２０と、データ・レジスタ２２と、マ
ルチプレクサ２４と、デマルチプレクサ２６，２８とを
備えている。ＩＣ１２はテスト・クロック信号ＴＣＫ
と、テスト可能信号ＴＥと、テスト入力信号ＴＩと、テ
スト出力信号ＴＯとを受信するための外部ピン接点を備
えている。テスト回線１０の機能はテスト・ポイント配
列１４のテスト・ポイントを選択し、同時にその結果生
ずる応答信号を監視するための制御信号（例えばテスト
信号）を生成する。
局所的テスト回線１０を示している。テスト回線１０は
テスト・ポイント配列１４と、複数のプローブ線励振器
１６と、複数の制御／検出線励振器／受信器１８，１９
と、命令レジスタ２０と、データ・レジスタ２２と、マ
ルチプレクサ２４と、デマルチプレクサ２６，２８とを
備えている。ＩＣ１２はテスト・クロック信号ＴＣＫ
と、テスト可能信号ＴＥと、テスト入力信号ＴＩと、テ
スト出力信号ＴＯとを受信するための外部ピン接点を備
えている。テスト回線１０の機能はテスト・ポイント配
列１４のテスト・ポイントを選択し、同時にその結果生
ずる応答信号を監視するための制御信号（例えばテスト
信号）を生成する。
【００１３】ＩＣは更にマイクロプロセッサ、メモリー
又は論理回路のような処理用の（例えば非テスト用の）
回線をも備えている。このような処理用回線内には複数
のテスト・ポイントが設けられている。処理用回線の素
子はこのような素子のテストを可能にするためテスト・
ポイントに結合されている。テスト中、テスト・ポイン
トは検出され、且つ（又は）検査される。局所的テスト
回線１０は処理用回線をテストするためにテスト・ポイ
ントとインタフェースしている。複数のテスト・ポイン
トがテスト・ポイント配列１４を形成している。テスト
・ポイントは内部回路素子又は主入力ピンと結合でき
る。
又は論理回路のような処理用の（例えば非テスト用の）
回線をも備えている。このような処理用回線内には複数
のテスト・ポイントが設けられている。処理用回線の素
子はこのような素子のテストを可能にするためテスト・
ポイントに結合されている。テスト中、テスト・ポイン
トは検出され、且つ（又は）検査される。局所的テスト
回線１０は処理用回線をテストするためにテスト・ポイ
ントとインタフェースしている。複数のテスト・ポイン
トがテスト・ポイント配列１４を形成している。テスト
・ポイントは内部回路素子又は主入力ピンと結合でき
る。
【００１４】図２はテスト・ポイント配列１４を組込ん
だテスト格子構造３０を示している。このようなテスト
格子構造３０は１９８８年６月７日に公刊され、本件出
願人に譲渡された米国特許明細書第４，７４９，９４７
号「集積回路をテストするための格子ベースの“クロス
・チェック”テスト構造」に記載されている。格子構造
３０は交差点に電子スイッチ３６を有する個別にアクセ
ス可能なプローブ線３２と制御／検出線３４とから形成
されている。プローブ線３２はスイッチ・“オン”又は
“オフ”状態を確定するためスイッチ３６と結合されて
いる。スイッチ３６の一つの導通チャネルはテスト・ポ
イント３８に結合され、一方、別の導通チャネルは制御
／検出線３４に結合されている。各々の制御／検出線３
４は検出用受信器１９と制御用励振器１８とに結合され
ている（図３を参照）。検出用励振器１８が起動する
と、線３４は制御線として機能し、この制御線に沿って
制御信号がテスト・ポイント３８へと導通される。対応
するプローブ線３２に沿って選択スイッチ３６を起動す
ると、テスト・ポイント３８が検出又は制御される。
だテスト格子構造３０を示している。このようなテスト
格子構造３０は１９８８年６月７日に公刊され、本件出
願人に譲渡された米国特許明細書第４，７４９，９４７
号「集積回路をテストするための格子ベースの“クロス
・チェック”テスト構造」に記載されている。格子構造
３０は交差点に電子スイッチ３６を有する個別にアクセ
ス可能なプローブ線３２と制御／検出線３４とから形成
されている。プローブ線３２はスイッチ・“オン”又は
“オフ”状態を確定するためスイッチ３６と結合されて
いる。スイッチ３６の一つの導通チャネルはテスト・ポ
イント３８に結合され、一方、別の導通チャネルは制御
／検出線３４に結合されている。各々の制御／検出線３
４は検出用受信器１９と制御用励振器１８とに結合され
ている（図３を参照）。検出用励振器１８が起動する
と、線３４は制御線として機能し、この制御線に沿って
制御信号がテスト・ポイント３８へと導通される。対応
するプローブ線３２に沿って選択スイッチ３６を起動す
ると、テスト・ポイント３８が検出又は制御される。
【００１５】テスト・ポイント信号レベルを制御する方
法は１９９０年７月１７日に出願され、本件出願人に譲
渡された米国特許出願第５５４，３１３号「記憶素子に
所望の信号レベルを設定する方法と装置」と、１９９０
年１０月２３日に出願され、本件出願人に譲渡された米
国特許出願第６０１，９６９号「選択された記憶素子の
内部ポイントに所望の論理状態を設定する方法と装置」
とに記載されている。
法は１９９０年７月１７日に出願され、本件出願人に譲
渡された米国特許出願第５５４，３１３号「記憶素子に
所望の信号レベルを設定する方法と装置」と、１９９０
年１０月２３日に出願され、本件出願人に譲渡された米
国特許出願第６０１，９６９号「選択された記憶素子の
内部ポイントに所望の論理状態を設定する方法と装置」
とに記載されている。
【００１６】ＩＣ１２は選択されたテスト・ポイント３
８にそれぞれの制御信号を供給し、且つ別の選択された
テスト・ポイント３８からのそれぞれの応答信号を検出
することによってテストされる。選択されたテスト・ポ
イント３８に制御信号を供給するため、外部テスト電子
部品（図示せず）によって命令レジスタ２０にロードさ
れる。命令レジスタ２０はそれに応答して選択されたプ
ローブ線１６を起動し、適宜の制御用励振器／検出用励
振器１８，１９を励振器としての機能を果たすようにす
る。次ぎにデータ・レジスタ２２の対応するビットから
制御信号が読み出され、励振器１８とスイッチ３６を経
て選択されたテスト・ポイント３３へと送られる。
８にそれぞれの制御信号を供給し、且つ別の選択された
テスト・ポイント３８からのそれぞれの応答信号を検出
することによってテストされる。選択されたテスト・ポ
イント３８に制御信号を供給するため、外部テスト電子
部品（図示せず）によって命令レジスタ２０にロードさ
れる。命令レジスタ２０はそれに応答して選択されたプ
ローブ線１６を起動し、適宜の制御用励振器／検出用励
振器１８，１９を励振器としての機能を果たすようにす
る。次ぎにデータ・レジスタ２２の対応するビットから
制御信号が読み出され、励振器１８とスイッチ３６を経
て選択されたテスト・ポイント３３へと送られる。
【００１７】選択されたテスト・ポイント３８から応答
信号を検出するため、命令レジスタ２０は選択されたプ
ローブ線励振器１６を起動し、且つ、適宜の制御用励振
器／検出用励振器１８，１９を受信器にセットする。次
ぎに選択されたテスト・ポイント３８からスイッチ３６
を介して、応答信号が対応するレジスタ・ビットで受信
器１９とデータ・レジスタ２２とに読込まれる。
信号を検出するため、命令レジスタ２０は選択されたプ
ローブ線励振器１６を起動し、且つ、適宜の制御用励振
器／検出用励振器１８，１９を受信器にセットする。次
ぎに選択されたテスト・ポイント３８からスイッチ３６
を介して、応答信号が対応するレジスタ・ビットで受信
器１９とデータ・レジスタ２２とに読込まれる。
【００１８】制御信号を励振し、異なるテスト・ポイン
トで応答信号を監視する段階は、命令レジスタ２０へと
ロードされた単数又は複数の命令によって達成される。
第１の命令は第１プローブ線励振器１６と第１制御線励
振器１８とを起動でき、一方、第２の命令は第２プロー
ブ線励振器１６と第２検出線受信器１９とを起動でき
る。
トで応答信号を監視する段階は、命令レジスタ２０へと
ロードされた単数又は複数の命令によって達成される。
第１の命令は第１プローブ線励振器１６と第１制御線励
振器１８とを起動でき、一方、第２の命令は第２プロー
ブ線励振器１６と第２検出線受信器１９とを起動でき
る。
【００１９】応答信号は検出線受信器１９と出力端子Ｔ
Ｏとの間の経路を確定することによりＩＣテスト出力信
号ＴＯにて読み出されることができる。前記経路は検出
線受信器１９から応答信号を通信（チャネリング）する
ようにデマルチプレクサ２８を選択することによって形
成される。或いは、データ・レジスタ２２の内容を通信
するようにデマルチプレクサ２６を選択し、且つデマル
チプレクサ２６からの信号を通信するようにデマルチプ
レクサ２８を選択することによって経路を形成すること
もできる。出力信号を確定するチャネルを選択するため
に命令レジスタ２０から信号（図示せず）がデマルチプ
レクサ２６，２８へと入力される。従って、アドレス指
定されたテスト・ポイント３８の応答信号は端子ＴＯに
現れる。
Ｏとの間の経路を確定することによりＩＣテスト出力信
号ＴＯにて読み出されることができる。前記経路は検出
線受信器１９から応答信号を通信（チャネリング）する
ようにデマルチプレクサ２８を選択することによって形
成される。或いは、データ・レジスタ２２の内容を通信
するようにデマルチプレクサ２６を選択し、且つデマル
チプレクサ２６からの信号を通信するようにデマルチプ
レクサ２８を選択することによって経路を形成すること
もできる。出力信号を確定するチャネルを選択するため
に命令レジスタ２０から信号（図示せず）がデマルチプ
レクサ２６，２８へと入力される。従って、アドレス指
定されたテスト・ポイント３８の応答信号は端子ＴＯに
現れる。
【００２０】テスト信号の局所的導出 データ・レジスタ２２には選択されたテスト・ポイント
３８に供給される制御信号を確定するビット・パターン
がロードされる。従来の実施態様ではこのようなビット
・パターンは外部の電子部品（図示せず）からロードさ
れる。しかし、本発明の一側面によれば、ビット・パタ
ーンは選択されたテスト・ポイント３８から読み出され
る以前の応答信号から局所的に導出される。
３８に供給される制御信号を確定するビット・パターン
がロードされる。従来の実施態様ではこのようなビット
・パターンは外部の電子部品（図示せず）からロードさ
れる。しかし、本発明の一側面によれば、ビット・パタ
ーンは選択されたテスト・ポイント３８から読み出され
る以前の応答信号から局所的に導出される。
【００２１】所定の時点でデータ・レジスタ２２の内容
を形成するビット・パターンを導出するため、データ・
レジスタ・ビットには利用可能な応答信号レベルがロー
ドされ、又は前記ビットは現在のビット内容及び検出線
からの並列ビット入力で関数計算を実施することによっ
て導出される。ＩＣのバッチのテストに先立ち、データ
・レジスタ２２の対応するビットの所望の論理レベルを
付与する検出線３４を特定するために、シミュレートさ
れたエラーのないＩＣのプローブ線が走査される。所望
の論理レベルを有する検出線３４が存在する場合は、デ
ータ・レジスタにはこのような検出線３４の論理レベル
がロードされる。検出線３４が所望の論理レベルを有し
ていない場合は、所望の論理レベルを達成するために制
御線３４からの並列ビット入力を有する対応するデータ
・レジスタ・ビットで関数計算が実施される。
を形成するビット・パターンを導出するため、データ・
レジスタ・ビットには利用可能な応答信号レベルがロー
ドされ、又は前記ビットは現在のビット内容及び検出線
からの並列ビット入力で関数計算を実施することによっ
て導出される。ＩＣのバッチのテストに先立ち、データ
・レジスタ２２の対応するビットの所望の論理レベルを
付与する検出線３４を特定するために、シミュレートさ
れたエラーのないＩＣのプローブ線が走査される。所望
の論理レベルを有する検出線３４が存在する場合は、デ
ータ・レジスタにはこのような検出線３４の論理レベル
がロードされる。検出線３４が所望の論理レベルを有し
ていない場合は、所望の論理レベルを達成するために制
御線３４からの並列ビット入力を有する対応するデータ
・レジスタ・ビットで関数計算が実施される。
【００２２】このようにしてＩＣのテスト中、特定のビ
ットに選択された検出線３４に応答信号をロードするこ
とにより、所望のビット・パターンがデータ・レジスタ
２２に導出される。更に、残りのビットで所望の内容を
達成するため、単数又は複数の並列ビット入力（例えば
検出線応答信号）を有する他のビットにてレジスタ内容
の関数計算が実施される。その結果生じたビット・パタ
ーンが制御信号を生成するために使用される新たなレジ
スタ２２の内容を形成する。好ましい実施例によれば、
データ・レジスタ２２は線形帰還シフト・レジスタであ
り、これは新たな内容を形成するため現在のレジスタ内
容に単数又は複数の検出線受信器１８からの並列データ
入力を「排他的論理和」するようにプログラムされてい
る。各々のレジスタ・ビットはレジスタ・ビットとこの
ようなレジスタ・ビットと結合された検出信号入力とで
排他的論理和演算を実施することによって導出される。
このようなレジスタの内容を変更するためのデータ・レ
ジスタ２２と論理回路の好ましい実施例は本件出願人に
譲渡された米国特許出願第４８２，４５４号「クロス・
チェック格子構造を有するシフト・レジスタとして線形
帰還シフト・レジスタを動作させる方法」に記載されて
おり、その内容全体が本明細書に参考文献として引用さ
れている。
ットに選択された検出線３４に応答信号をロードするこ
とにより、所望のビット・パターンがデータ・レジスタ
２２に導出される。更に、残りのビットで所望の内容を
達成するため、単数又は複数の並列ビット入力（例えば
検出線応答信号）を有する他のビットにてレジスタ内容
の関数計算が実施される。その結果生じたビット・パタ
ーンが制御信号を生成するために使用される新たなレジ
スタ２２の内容を形成する。好ましい実施例によれば、
データ・レジスタ２２は線形帰還シフト・レジスタであ
り、これは新たな内容を形成するため現在のレジスタ内
容に単数又は複数の検出線受信器１８からの並列データ
入力を「排他的論理和」するようにプログラムされてい
る。各々のレジスタ・ビットはレジスタ・ビットとこの
ようなレジスタ・ビットと結合された検出信号入力とで
排他的論理和演算を実施することによって導出される。
このようなレジスタの内容を変更するためのデータ・レ
ジスタ２２と論理回路の好ましい実施例は本件出願人に
譲渡された米国特許出願第４８２，４５４号「クロス・
チェック格子構造を有するシフト・レジスタとして線形
帰還シフト・レジスタを動作させる方法」に記載されて
おり、その内容全体が本明細書に参考文献として引用さ
れている。
【００２３】テスト順序 ＩＣ１２をテストするため、種々の処理用回路素子Ｇを
検査するためのテスト順序が設計されている（図２を参
照）。別の素子Ｇを検査するための制御信号を導出する
ため、データ・レジスタの内容を有する単数又は複数の
素子Ｇからの応答信号が使用される。従って、以前の応
答信号を信号圧縮することにより制御信号が導出され
る。
検査するためのテスト順序が設計されている（図２を参
照）。別の素子Ｇを検査するための制御信号を導出する
ため、データ・レジスタの内容を有する単数又は複数の
素子Ｇからの応答信号が使用される。従って、以前の応
答信号を信号圧縮することにより制御信号が導出され
る。
【００２４】結論 これまで本発明の好ましい実施例を図示し、説明してき
たが、本発明はその他の実施例及び変更も含まれる。各
々の実施例において、現在のデータ・レジスタの内容及
び選択された応答信号並列入力が所定の関数に従って処
理され、新たなデータ・レジスタの内容が導出される。
説明してきた実施例は排他的論理和関数の演算を実施す
るが、その代わりに別の関数計算を実施してもよい。従
って、本発明の範囲は特許請求の範囲による以外には限
定されるべきものではない。以上説明してきたように、
本発明によって新たなデータ・レジスタの内容を導出す
るために以前の内容が応答信号のビット・パターンと排
他的論理和される。データ・レジスタの内容に排他的論
理和された以前の応答信号を用いることによってＩＣの
迅速且つ連続的なテストが可能である。
たが、本発明はその他の実施例及び変更も含まれる。各
々の実施例において、現在のデータ・レジスタの内容及
び選択された応答信号並列入力が所定の関数に従って処
理され、新たなデータ・レジスタの内容が導出される。
説明してきた実施例は排他的論理和関数の演算を実施す
るが、その代わりに別の関数計算を実施してもよい。従
って、本発明の範囲は特許請求の範囲による以外には限
定されるべきものではない。以上説明してきたように、
本発明によって新たなデータ・レジスタの内容を導出す
るために以前の内容が応答信号のビット・パターンと排
他的論理和される。データ・レジスタの内容に排他的論
理和された以前の応答信号を用いることによってＩＣの
迅速且つ連続的なテストが可能である。
【図１】本発明の一実施例に基づくオン−チップ・テス
ト回路の構成図である。
ト回路の構成図である。
【図２】電子スイッチに連結された交差するプローブ線
と制御／検出線とを有する従来型のテスト・ポイント配
列の概略図である。
と制御／検出線とを有する従来型のテスト・ポイント配
列の概略図である。
【図３】制御励振器及び検出増幅器の論理図である。
１０ テスト回路 １２ 集積回路ＩＣ １４ テスト・ポイント配列 １５ プローブ線 １６ プローブ線励振器 １７ 制御／検出線 １８ 制御／検出線励振器 １９ 制御／検出線受信器 ２０ 命令レジスタ ２２ データ・レジスタ ３０ テスト格子構造 ３２ プローブ線 ３４ 制御／検出線 ３６ スイッチ ３８ テスト・ポイント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツシャール・ジーワラ アメリカ合衆国 95014 カリフォルニア 州・カッパチーノ・ファラローン・ドライ ブ・10667
Claims (3)
- 【請求項１】 ＩＣの局所の信号経路の論理状態に基づ
いてＩＣテスト・ポイント用のテスト信号を確定する方
法であって、前記ＩＣは複数のプローブ線と、複数の制
御／検出線と、データ・レジスタとから成る統合テスト
構造を有し、前記データ・レジスタは第１データ・パタ
ーンを記憶するためのレジスタである前記方法におい
て、 論理状態を確定する第１の複数の制御／検出線の一つを
読み出す段階と、 前記第１データ・パターンと、前記第１の複数の制御／
検出線とから、前記データ・レジスタに記憶された第２
データ・パターンを導出する段階と、 前記第２データ・パターンの複数のビットを複数の選択
されたテスト・ポイントにそれぞれ供給する段階、とか
ら成ることを特徴とする方法。 - 【請求項２】 ＩＣの局所の信号経路の論理状態に基づ
いてＩＣテスト・ポイント用のテスト信号を確定する方
法であって、前記ＩＣは複数のプローブ線と、複数の制
御／検出線と、データ・レジスタとから成る統合テスト
構造を有し、前記データ・レジスタは第１データ・パタ
ーンを記憶するためのレジスタである前記方法におい
て、 所定の論理状態を有する第１制御／検出線と、異なる論
理状態を有する複数の第２制御／検出線とを選択する段
階と、 前記第１制御／検出線と前記複数の第２制御／検出線と
を前記データ・レジスタへと読み込む段階と、 前記データ・レジスタの内容をシフトすることによって
データ・レジスタの内容から第２データ・パターンを導
出する段階と、 前記第２データ・パターンの複数のビットを複数の選択
されたテスト・ポイントにそれぞれ供給する段階と、 前記導出と供給の段階を反復する段階、とから成ること
を特徴とする方法。 - 【請求項３】 ＩＣの局所の信号経路の論理状態に基づ
いてＩＣテスト・ポイント用のテスト信号を確定する装
置であって、前記ＩＣは複数のプローブ線と、複数の制
御／検出線と、データ・レジスタとから成る統合テスト
構造を有し、前記データ・レジスタは第１データ・パタ
ーンを記憶するためのレジスタである前記装置におい
て、 論理状態を確定する第１の複数の制御／検出線の一つを
読み出す装置と、 前記第１データ・パターンと、前記第１の複数の制御／
検出線から、前記データ・レジスタに記憶された第２デ
ータ・パターンを導出する装置と、 テスト・ポイントを選択するために供給されるそれぞれ
の制御信号を確定する前記第２データ・パターンの複数
のビットを選択する装置、とから成ることを特徴とする
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US667611 | 1991-03-08 | ||
| US07/667,611 US5206862A (en) | 1991-03-08 | 1991-03-08 | Method and apparatus for locally deriving test signals from previous response signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06213971A true JPH06213971A (ja) | 1994-08-05 |
Family
ID=24678901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085032A Pending JPH06213971A (ja) | 1991-03-08 | 1992-03-09 | 以前の応答信号からテスト信号を局所的に導出する方法と装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5206862A (ja) |
| JP (1) | JPH06213971A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379303A (en) * | 1991-06-19 | 1995-01-03 | Sun Microsystems, Inc. | Maximizing improvement to fault coverage of system logic of an integrated circuit with embedded memory arrays |
| US5495486A (en) * | 1992-08-11 | 1996-02-27 | Crosscheck Technology, Inc. | Method and apparatus for testing integrated circuits |
| US5799021A (en) * | 1994-10-28 | 1998-08-25 | Duet Technologies, Inc. | Method for direct access test of embedded cells and customization logic |
| US5757820A (en) * | 1997-01-17 | 1998-05-26 | International Business Machines Corporation | Method for testing interconnections between integrated circuits using a dynamically generated interconnect topology model |
| US5936876A (en) * | 1997-12-03 | 1999-08-10 | Lsi Logic Corporation | Semiconductor integrated circuit core probing for failure analysis |
| US6687865B1 (en) * | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3795859A (en) * | 1972-07-03 | 1974-03-05 | Ibm | Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors |
| US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
| US4293919A (en) * | 1979-08-13 | 1981-10-06 | International Business Machines Corporation | Level sensitive scan design (LSSD) system |
| DE3135368A1 (de) * | 1981-09-07 | 1983-03-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur funktionspruefung einer programmierbare logikanordnung |
| US4513418A (en) * | 1982-11-08 | 1985-04-23 | International Business Machines Corporation | Simultaneous self-testing system |
| JPH07119789B2 (ja) * | 1983-02-04 | 1995-12-20 | 株式会社日立製作所 | 半導体集積回路装置及びその診断方法 |
| US4779273A (en) * | 1984-06-14 | 1988-10-18 | Data General Corporation | Apparatus for self-testing a digital logic circuit |
| US4739250A (en) * | 1985-11-20 | 1988-04-19 | Fujitsu Limited | Semiconductor integrated circuit device with test circuit |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| US4791356A (en) * | 1986-09-19 | 1988-12-13 | Zehntel Incorporation | In-circuit testing system |
| JPH06105284B2 (ja) * | 1986-12-01 | 1994-12-21 | 株式会社日立製作所 | 大規模集積回路のテストデ−タ作成方法 |
-
1991
- 1991-03-08 US US07/667,611 patent/US5206862A/en not_active Expired - Fee Related
-
1992
- 1992-03-09 JP JP4085032A patent/JPH06213971A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5206862A (en) | 1993-04-27 |
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