JPH0756760B2 - メモリ自己検査システム及び方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、高効率メモリ自己検査のシステム及び方法に
関する。具体的には、本発明は、論理回路または記憶回
路あるいはその両方の自己検査を実行するためのオンチ
ップ・システム及び方法に関する。

B.従来技術及びその問題点 集積回路の検査は多数提案されている。通常、ブラック
・ボックス技術が使用される。この技術では、回路に決
定的刺激を与えて、回路からの応答を生成し、それを既
知出力と比較する。比較の結果に基づいて、その回路が
単に良または不良と決定される。集積回路の検査に関す
るこれまでの問題は、検査データの量が多いことと検査
時間が長くかかることである。

自己検査とは、検査される回路を含む構成要素上に検査
回路があることを言う。構成要素は、集積回路カード、
ウェハ、または集積回路チップでよい。すなわち、自己
検査は、検査される回路に組み込まれた（すなわち、オ
ンチップ）検査回路、または構成要素の外部に配置され
た（すなわち、オフチップ）検査回路に用いて行なわれ
る。オンチップ検査とオフチップ検査のどちらかを選択
する際には、２つの競合要因のバランスを取る必要があ
る。オフチップ検査が有利なのは、検査回路を各集積回
路チップの生産と共に複製しなくてもよいからである。
オンチップ検査が有利と考えられるのは、検査中の回路
が近くにあるため、オフチップ検査よりかなり速い速度
で検査が実行でき、検査用の外部電源くらいしか必要で
ないからである。近年、利用できる集積回路密度が増加
したためチップの面積は重視されなくなり、検査速度が
重視されるようになったため、オンチップの検査のほう
が増えている。

オンチップ回路検査は、論理回路検査と記憶回路検査に
２分できる。どちらの形式のオンチップ検査でもすべて
の記憶点を論理０と１の両方の状態で検査できることが
望ましい。オンチップ回路密度の近年の増加により、集
積回路チップが論理回路と記憶回路の両方を含むことが
多くなってきている。すなわち、同じチップ上の論理回
路と記憶回路の両方を検査できる必要がある。しかし、
大半の既知の回路検査技術は、論理回路の検査のみを対
象としている。

論理回路の検査に伴う問題は、論理回路素子（ラッチ）
のアクセス可能性と観察可能性である。これらの記憶素
子は、通常、データを他の記憶素子とは独立に特定の論
理回路記憶素子に入力することができないようになって
いる。論理回路の検査には、既知の刺激が論理回路に与
えられその結果が観察できるように、独立論理回路素子
を制御することが必要である。この問題は、レベル・セ
ンシィティブ・スキャン・デザイン（LSSD）技術によっ
て解決されてきた。LSSD技術は、たとえば、米国特許第
3761695号または第3783254号に記載されているように周
知である。

LSSD検査は、各論理システム・ラッチにシフト・レジス
タ機能を付与し、入出力モード中にこれらのシフト・レ
ジスタ・ラッチ（SRL）をアクセス可能にすることによ
って実施される。LSSD検査では、論理回路を別々の２つ
のモードで動作させる必要がある。第１のモードでは、
既知の検査データを順次入力し、適切なSRL位置にシフ
トさせる。SRLが既知の状態に初期化されると、第２の
モードで論理回路の動作が始まる。既知の検査データ
は、論理回路中を伝播されてシステムに対する刺激とし
て働き、その結果がSRLで捕捉される。元の動作モード
に戻ると、SRLの状況を出力して、回路が正確に動作す
る場合に出る既知のデータと比較することができる。

LSSD論理回路検査が好都合なのは、順序論理回路を組合
せ論理回路として検査できるからである。しかし、近
年、こうした「決定的」回路検査のコストが高くつくよ
うになった。回路密度が急速に増加したので、各論理記
憶素子に入出力（すなわち、アクセス可能性と観察可能
性）を設けることがもはや実現不可能になった。同じ問
題のために、この技術はメモリ検査にも非実用的になっ
た。したがって、回路検査のためのより効率的な技術が
必要になっている。

他の周知の回路検査技術は、サイン分析である。やはり
周知の検査データ・パターンを使って論理回路または記
憶回路を刺激する。刺激された回路から出力されたデー
タを次いで論理回路に送って、そこでデータをデータ・
サインに圧縮する。次いで、データ・サインを、論理回
路または記憶回路が適切に機能する場合に発生するデー
タ・サインと比較する。こうしたサイン分析の例は、米
国特許第4597080号及び第4601034号に見られる。

単なる決定的検査に対するサイン分析の利点は、出力さ
れる検査データが圧縮されることである。もはや各出力
応答ごとに検査データを記憶する必要はなく、検査装置
の複雑さと検査データの量が減少する。この機能は回路
障害の正確な位置を容易に決定する機能を妨げるが、集
積回路チップが高密度、低価格になったため、検出され
た障害を修理することが実用的でなくなったので、その
ことは重要ではない。その代わりに、障害のあるチップ
を捨てて、別のものを代わりに使用する。

上記の利点に関わらず、サイン分析は、今日達成できる
回路密度を検査するための十分に効率のよい技術ではな
い。依然として高密度の論理回路及び記憶回路を初期化
するのに大量の回路が必要である。最近の論理回路検査
技術が、米国特許第4513418号と第4519078号に開示され
ている。これらの技術は、線形帰還シフト・レジスタを
含む周知のシード・データ（全ゼロではない）を備えた
ランダム・パターン生成装置を使用して、この１組のデ
ータ・パターンを印加してLSSD論理回路を検査する。本
明細書では、ランダム・パターン生成装置サイクルと
は、シーディングゥの開始からシード・データがシフト
・レジスタに再び現われるときまでの時間として定義す
る。初期化を必要とするメモリ・アドレスの効率的な生
成は、前記の技術によってこれまで解決されていない特
定の問題である。単にメモリ・アドレッシングに必要な
アドレス線と同数の段をもつランダム・パターン生成装
置は、すべてのメモリ・アドレスを循環しない。たとえ
ば、帰還ループ中の排他的ORゲートは必ず論理１を受け
取り、それをシフト・レジスタの初期段階に戻すので、
全ゼロから成るメモリ・アドレスの生成を妨げる。これ
は、排他的ORゲート帰還ループが追加のゼロしか生成し
ないので、シフト・レジスタ中にすべてゼロが存在する
と、ランダム・パターン生成装置が全ゼロ状態を繰り返
すという意味において良好である。しかし、依然として
完全な検査のために全ゼロ・アドレスを生成しなければ
ならない。すなわち、すべてゼロから構成されるメモリ
・アドレスを生成するための単純なシステムと方法が必
要である。

線形帰還シフト・レジスタは全ゼロ状態を含むパターン
を生成できないことが認められている。ある刊行物で
は、詳細な仕様なしで、ただシフト・レジスタを修正す
ることを推奨している。E.J.マックラスキー（McCluske
y）「内蔵自己検査技術（Built−in Self−Test Techni
ques）」、IEEE設計及び検査、1985年４月、pp.21−2
8。別の刊行物では、全ゼロ状態を生成するようにシフ
ト・レジスタの既存の段または帰還ループを修正するこ
とを提案している。L.ワング（Wang）及びE.J.マックラ
スキー、「自己検査回路用の帰還シフト・レジスタ（Fe
edback Shift Registers For Self−Testing Circuit
s）」、VLSIシステム設計、1968年12月、pp.50−58;E.
J.マックラスキー及びS.ボゾルグイ・ネスバト（Bozorg
ui−Nesbat）、「自律検査の設計（Design For Autonom
ous Test）」、IEEEコンピュータ紀要、Vo1.c−30、No.
11、1981年11月、pp.866−875。しかし、ここで提案さ
れた修正では、シフト・レジスタが非線形にされ、ある
いは、帰還ループが単純な排他的ORゲートよりも複雑な
ものになっている。すなわち、これらの刊行物は上記の
問題を解決しない。

論理検査だけに関しては、線形帰還シフト・レジスタに
段を追加して、全ゼロ出力ウィンドウを可能にすること
が提案されている。P.H.バーデル（Bardell）及びW.H.
マッカニー（McMnney）の「組込み検査用の擬似ランダ
ム・アレイ（Pseudorandom Arrays for Built−In Test
s）」、IEEEコンピュータ紀要、Vol.c−35、No.7、1986
年７月、pp.653−58。出力ウィンドウは、データのアレ
イであり、その行は、データ・パターン中の様々な時に
シフト・レジスタの一部の段にあるデータから形成され
る。しかし、アレイは、シフト・レジスタの既存の段の
小さな部分しか用いないので生成の効率が悪い。これ
は、その提案が、シフト・レジスタ中の全ゼロ状態の生
成ではなく、アレイ全体での全ゼロ状態の生成を対象と
しているためである。シフト・レジスタの段数は、アド
レッシングに必要な線の数に対応せず、シフト・レジス
タからアレイにデータを入力するための複雑な論理回路
の分だけ減少している。さらに、論理回路が複雑なた
め、特定のメモリ・サイズに適応するのが難しい。すな
わち、すべてのメモリ・アドレスを循環するのに能力を
もつランダム・アクセス生成装置を実現するための簡単
な方法はこれまで知られていない。

C.問題点を解決するための手段 本発明の目的は、メモリ自己検査のためのシステム及び
方法を改良することである。

本発明の目的には、オンチップ・メモリ自己検査のため
のシステム及び方法を提供することが含まれる。

本発明の目的には、オンチップ論理回路自己検査も行な
えるオンチップ・メモリ自己検査のためのシステム及び
方法を提供することが含まれる。

本発明の目的には、各メモリ・アドレスに対応できるメ
モリ自己検査用の検査データ・パターンを効率的に生成
するシステム及び方法を提供することが含まれる。

本発明の目的には、ゼロと１の両方のメモリ・データ状
態に対応できるメモリ自己検査用の検査データ・パター
ンを効率的に生成するシステム及び方法を提供すること
が含まれる。

本発明の上記及びその他の目的は、メモリをアドレスす
るのに必要なアドレス線より少なくとも１つ多い段を含
む線形帰還シフト・レジスタを含むランダム・パターン
生成装置（RPG）構成によって実施される。追加のRPG段
からのデータは、メモリ・アドレッシングに関しては使
用されない。RPG設計は原始多項式に基づく。こうしたR
PGにより、検査データ・パターンのすべての可能な組合
せを循環できるため、全ゼロのアドレスを含む記憶回路
の各メモリ・アドレスに対応できる。全ゼロ・アドレス
に対応するのは、RPGが、シフト・レジスタの追加段の
少なくとも１つが１である以外はすべてゼロを生成する
ときである。

動作に際しては、まずRPGを全ゼロではない既知の検査
データでシード（seed）し、複数入力サイン・レジスタ
（MISR）を既知のデータでシードし、RPGが初期のシー
ドを用いて完全なサイクルを終了した場合と同様に、メ
モリ・データ入力シフト・レジスタをRPGからの最終Ｎ
ビットでシードする。最初のRPGサイクルで、各メモリ
・アドレスが生成され、そのアドレスにデータが書き込
まれて、データが各メモリ・セル中に初期化される。次
のRPGサイクルで、各メモリ・セルからのデータが、複
数入力サイン・レジスタ（MISR）に出力される。次のRP
Gサイクルで、最初にRPGサイクルでメモリ中に初期化さ
れたデータの補数がメモリに書き込まれる。最後のRPG
サイクルで、補数データがMISRに出力される。ランダム
・データ及びその補数をメモリに入力することにより、
可能な２つのデータ状態が各メモリ・セルで実現され
る。次いで、MISRで生成されたサインが、良好なメモリ
・アレイに対する既知のサインと比較される。メモリ回
路素子の障害の位置を正確に突きとめることはできない
が、実際にはチップ上で障害を修理できないので、それ
は重要ではない。その代わりに、障害のあるチップを捨
てて、代わりのものを使う。LSSD技術を利用して、論理
検査でもメモリ検査の場合と同じRPGを使用する。

本発明の上記及びその他の目的、特徴、利点は、添付の
図面に示した本発明の好ましい実施例についての、下記
のより詳しい説明から明らかになる。

D.実施例 第１図を参照して、記憶回路10及び論理回路90の自己検
査用システムについて説明する。記憶回路10はデータ・
ワードのアレイを含み、各アレイはそれぞれ「ｎ」ビッ
トを含む。データは入力線I₁、I₂、I₃、…、I_nを介して
記憶回路10に書き込まれ、出力線O₁、O₂、O₃、…、O_nを
介して記憶回路10から読み取られる。読取り／書込み動
作中のメモリ・アドレッシングはｍ本のアドレス線A₁、
A₂、A₃、…、A_mを介して行なわれる。したがって、記憶
回路10は、最高2^m本のワード線と最高2^m×ｎ個のメモリ
・セルを含むことができる。したがって、検査回路は任
意のサイズのメモリに適応できる。ｍとｎの正確な値は
本明細書に記載するものだけが意味がある。

記憶回路10のアドレス・データは、RPG20によって生成
される。シード・データは、入力ノード22を介してRPG2
0のシフト・レジスタ21に入力できる。シフト・レジス
タ21の異なる段から出たデータが排他的ORゲート23に入
力され、その出力は、マルチプレクサ24を介してシフト
・レジスタ21に入力データとして戻される。したがっ
て、RPG20は、１組の擬似ランダム・データ・パターン
を循環させることができる。擬似ランダムとは、データ
・パターンが、シード・データの選択及びRPGの帰還経
路の構成に関してのみランダムだという意味である。同
じシード・データを常に使用する場合、検査パターンは
再現可能である。

RPG20の設計は、「原始多項式」に基づく。帰還して生
成して次の状態を形成するのに使用されるシフト・レジ
スタ21の段が、多項式によって記述できる。ｚ段のシフ
ト・レジスタでは、帰還はｚ次の多項式で記述される。
多項式の剰余が、RPGの帰還ループを記述する。シフト
・レジスタの最後の段からの帰還は“1"（X⁰）であり、
シフト・レジスタの最後から２番目の段からの帰還は
“x"（x¹）であり、以下同様である。たとえば、最後の
２つの段からの帰還をもつ４段のシフト・レジスタは、
多項式“x⁴＋Ｘ＋1"で記述される。ｚ次の特性多項式ｐ
（ｘ）が約せない（すなわち、因数分解できない）場
合、 ｐ（ｘ）は原始多項式である。ｚのあらゆる可能な値に
対してｚ次の原始多項式が、少なくとも１つ存在する。
原始多項式の例は、様々な文献に表の形で出ている。W.
W.ピーターソン（Peterson）及びE.Jウェルドン（Weldo
n）、「エラー訂正コード（Error Correcting Code
s）」、第２版、1972年を参照されたい。原始多項式の
サンプルは、x⁴＋x³＋１、x⁵＋x²＋１、x¹⁸＋x⁷＋１、x
²¹＋x²＋１及びx³¹＋x³＋１である。すなわち、RPG20の
実際の構成は、シフト・レジスタ21の大きさに応じて変
わる。

原始多項式に基づくｚ段のランダム・パターン生成装置
は、すべての可能なデータ状態を循環することが許され
ている場合、（2^z−１）個の状態を生成する。全ゼロ状
態を除くすべてのデータ状態が生成される。全ゼロ状態
が生成できないのは、シフト・レジスタ中のデータ“1"
からの帰還が他のデータ“1"を必ず再生成しなければな
らないからである。したがって（2^z−１）個の状態だけ
が実際に生成できる。シフト・レジスタ21はアドレス線
ｍの数より少なくとも１つ多い段を含む（すなわち、合
計で少なくとも（ｍ＋１）段、ただしｚ＞ｍ）ことに留
意されたい。この特色のため、記憶回路10の全ゼロ・ア
ドレスが生成できる。シフト・レジスタ21の段のすべて
が同時にゼロ状態にはなれないが、上述のように、アド
レス線に接続された段はすべて、循環中のある時点でゼ
ロ状態となり、残りの段（アドレス線に接続されていな
い段）の少なくとも１つは“1"状態となる。

シフト・レジスタ21の最後の段から出たデータも、切替
え可能インバータ31を介してシフト・レジスタ30に送ら
れる。シフト・レジスタ30は、ｎ本の入力線に接続され
たｎ段をもち、ｎビットから成るワードを記憶回路10に
入力することができる。存在するシフト・レジスタ21の
最後の段から出たデータは、シフト・レジスタ91を介し
て送られる。シフト・レジスタ91から、データは論理回
路90を介してシフト・レジスタ92に伝播する。シフト・
レジスタ91と92は、米国特許第3761695号及び第3783254
号に示すようなLSSD基準に従って設計される。これらの
特許を、引用により本明細書に組み込む。

シフト・レジスタ92及び記憶回路10からのデータはMISR
40に送られる。シフト・レジスタ41は、ｎ本の出力線に
接続された少なくとも（ｎ＋１）段をもち、ｎビットか
ら成るワードを記憶回路10からMISR40に出力し、シフト
・レジスタ92からMISR40に出力することができる。MISR
40のシフト・レジスタ41の異なる段から出たデータは、
排他的ORゲート42に入力され、その出力はマルチプレク
サ44を介してシフト・レジスタ41に入力データとして戻
される。データは出力ノード43を介してシフト・レジス
タ41から出力できる。RPG20、入力シフト・レジスタ30
及びMISR40は、LSSD基準に従って設計されている。ただ
し、シフト・レジスタ21の段が上記の数である限り初期
化が可能である。シフト・レジスタ21、30及び41の段
は、第１図ではボックスで示されているが、それぞれ、
アドレス線、入力線及び出力線に接続されている。

クロック50−53は、システム全体の動作を制御する。シ
ステム・クロック50と51はそれぞれ、記憶回路10と論理
回路90に関する動作を制御する。これらのクロック及び
読取り／書込み選択スイッチ54が、データが記憶回路10
に書き込まれるかそれとも読み取られるか、及び結果を
論理回路90から補足するかどうかを決定する。シフト・
クロック52と53は、シフト・レジスタ21、30、41、94及
び92を介するデータのシフトを制御して、RPG20とMISR4
0を検査モードで動作させる。モード選択55（走査また
は検査）により、シフト・レジスタへのデータを走査す
るか、それとも検査論理回路90または記憶回路10の検査
モードで動作するようにシステムが構成される。図のよ
うに、第１図のシステム全体を、マイクロチップ機構に
組み込んで、オンチップ自己検査を可能にすることがで
きる。

動作方法 第１図を参照して、記憶回路10と論理回路90の自己検査
方法を説明する。システム動作モード（すなわち、非検
査モード）では、システムはシステム・クロック50と51
だけに応答する。システムを検査するには、シード・デ
ータをRPG20、シフト・レジスタ30、91、92及びMISR40
に入力しなければならない。シーディングは、モード選
択55を走査モードに設定し、システム制御をシフト・ク
ロック52と53に切り替え、入力ノード22を活動化してデ
ータがシステムを介して走査できるようにすることによ
って実行される。このようにすると、既知のデータが、
検査の始めにRPG20、シフト・レジスタ30、91、92及びM
ISR40中にある。

シーディングが完了すると、検査モードが始まり、シス
テム・クロック50と51、シフト・クロック52と53及びモ
ード選択55を使ってシステムの動作を制御する。読取り
／書込み選択スイッチ54を使って、データを記憶回路10
に書き込むか、それともそこから読み出すかを決定す
る。検査モードはRPG20の少なくとも４つのサイクルを
含む。１つのRPGサイクルは、２進データのすべての可
能な組合せがシフト・レジスタ21の各段を通過するま
で、シフト・レジスタ21、排他的ORゲート23を介してデ
ータをシフトし、シフト・レジスタ21に戻すものであ
る。マルチプレクサ24はノード22を制御して、シーディ
ング（走査モード）またはデータ帰還（検査モード）を
可能にする。シフト・レジスタ21は（ｍ＋１）段をもつ
ので、シフト・レジスタ21を通過する可能なデータの組
合せの数は2^(m+1)−１通りである。

記憶回路10を検査するには、メモリ・アレイ中の各メモ
リ・セルを初期化しなければならない。これはRPG20と
シフト・レジスタ30によって実行される。シフト・レジ
スタ30中にあるデータが、シフト・レジスタ21の当該段
中のデータによって同時に表わされる記憶回路10のメモ
リ・アドレスに入力される。すなわち、最初のRPGサイ
クルで、すべてのメモリ・セルが少なくとも１度書き込
まれる。RPG20はメモリ・アドレス線の数に比べて少な
くとも１つ余分な段をもつので、RPG20はすべてゼロか
ら成るアドレスを検査する。余分な段によりRPG20は一
部のメモリ・アドレスを２回以上循環するが、この効率
の損失は、決定的検査を利用するときアドレッシングの
ために必要な桁送りビット論理回路が不要となるために
得られる（チップ空間、検査データ量及び動作速度の）
利得に比べて小さい。最初のRPGサイクルで、またデー
タは、シフト・レジスタ30、91及び92を通過して、MISR
40に入ろうとするがシステム・クロック51は、メモリの
検査中にデータがシフト・レジスタ95に入力されないよ
うに非活動状態になる。記憶回路10の出力は、非読取り
動作の間中、常に既知の再現可能状態、たとえば、すべ
てゼロになければならない。

初期化の完了後、記憶回路10に記憶された既知のデータ
がMISR40に出力される。データの出力は、第２のRPGサ
イクルで実施され、データが記憶回路10に書き込まれる
のではなく記憶回路10から読み取られることを除けば、
第１のこうしたサイクルと同じである。マルチプレクサ
44は排他的ORゲート42の出力をシフト・レジスタ41の入
力段に接続し、データがMISR40を再循環するとき、排他
的ORゲート42を通過する度に修正される。すなわち、RP
G20がすべてのメモリ・アドレスの循環を完了したと
き、１組の予測可能なデータがシフト・レジスタ41中に
残る。

最初の２つのRPGサイクルは、記憶回路10の各メモリ・
セルの２つのデータ状態の１つに対応する。各メモリ・
アドレスで可能な２つのデータ状態を検査するには、最
初のRPGサイクルで記憶回路10中に初期化されたデータ
の補数であるデータを用いて、上記の検査を繰り返さな
ければならない。したがって、同じデータ・パターンを
用いて検査を繰り返すが、今度は以前ゼロ状態に初期化
された特定のメモリ・セルは１の状態に書き込まなけれ
ばならず、逆も同様である。補数書込みは、補数データ
が第３のRPGサイクルの始めに利用可能となるように切
替え可能インバータ31が第２のRPGサイクル中に活動状
態となる点以外は第１のRPGサイクルと同じ、第３のRPG
サイクルで実施される。第３のRPGサイクルでRPG20から
シフト・レジスタ30に出力されるデータは、第１のRPG
サイクルで転送されるデータの補数である。

第４のRPGサイクルが必要なのは、記憶回路10中の既知
のデータをMISR40に再び出力するためである。このRPG
サイクルは、シフトされたデータが異なる点以外は第２
のRPGサイクルと等しい。システムの状況は既知のシー
ド・データを使用する限り常に決定できるので、シフト
・レジスタ41中のデータは依然として予測可能である。

記憶回路10の後で論理回路90を検査できる。システム・
クロック51によって、RPG20からシフト・レジスタ30を
介してシフト・レジスタ91に出力されるデータが、論理
回路90中を伝播して、シフト・レジスタ92で捕捉され
る。論理回路90からシフト・レジスタ92に出力されたデ
ータは、次いでMISR40に入力される。このときマルチプ
レクサ44はシフト・レジスタ92の出力をシフト・レジス
タ41の入力段に接続するように切り替えられる。シフト
・レジスタ41のデータハシフト・レジスタ21と同じ回数
循環され、論理調査が完了すると、予測可能な１組のデ
ータがシフト・レジスタ41の複数の段に現われる。この
出力サインがノード43を介して出力され、同じシード・
データを用いて、適切に動作する記憶回路10と論理回路
90に対して予測される出力サインと比較される。マルチ
プレクサ44は、シフト・レジスタ92からの走査入力や排
他的ORゲート42を介したデータ帰還を可能にする働きを
する。比較されたサインが合致すると、検査された回路
は合格であり、合致しないと、回路を含むチップを捨て
て代わりのものと交換する。

上記の動作方法は、記憶回路10と論理回路90の両方を検
査する際に単一のサインを生成するものとして説明し
た。この動作方法の様々な変形も実施できる。期待され
るデータ・サインが同様であり、MISR40中でサインが壊
れないようにメモリの出力が制御される場合、論理回路
90を記憶回路10の（後ではなく）前に検査することがで
きる。さらに、データ・サインは、望むなら検査中の任
意の時に既知のサインと比較するために出力することが
できる。たとえば、記憶回路10（第４のRPGサイクルの
後）と論理回路90（そこを通過するデータの走査後）で
別々にサインの比較を行なうことができる。同様に、シ
ステムの論理検査部分（論理回路90及びシフト・レジス
タ91と92）をすべて除去することもできる。こうしたシ
ステムはメモリの自己検査だけを行なえる。最後に、MI
SR40を十分に大きくする場合、論理検査とメモリ検査を
同時に実行できる。同時検査に伴う問題は、論理検査と
メモリ検査から同時にデータを受け取ることができるMI
SRに必要なチップ空間のロスである。

以上、本発明を好ましい実施例に関して具体的に示し説
明してきたが、当業者なら理解できるように、本発明の
範囲から逸脱することなく形式と詳細に様々な変更を加
えることができる。たとえば、第１図は、MISR40の単一
構成中には排他的ORゲート42を１つしか含まないが、実
際の数と構成がそれと違ってもよい。こうした態様によ
って出力されるデータ・サインが決まるが、こうしたデ
ータ・サインは、同じシード・データを用いて検査され
る適切に動作する回路では常に同じになるはずである。
同様にRPG20も変更することができる。

E.発明の効果 本発明により、メモリ自己検査システム及び方法を高効
率に改良することができた。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の概略システム図で
ある。 10……記憶回路、20……ランダム・パターン生成装置
（RPG）、21、30、41、91、92……シフト・レジスタ、2
3……排他的ORゲート、24、44……マルチプレクサ、31
……切替え可能インバータ、40……複数入力サイン・レ
ジスタ（MISR）、90……論理回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】アドレス線、入力線及び出力線を有するメ
   モリ・アレイと、 前記メモリ・アレイの出力線に接続された複数入力サイ
   ン・レジスタと、 原始多項式に基づいて記述される複数段のランダム・パ
   ターン生成装置であって、各々が前記メモリ・アレイの
   アドレス線の１つに接続された段及び前記アドレス線の
   何れにも接続されない追加の段を有するものと、 各段が前記メモリ・アレイの前記入力線に接続されたシ
   フト・レジスタと、 前記ランダム・パターン生成装置からのデータを前記シ
   フト・レジスタに真数または補数の形で選択的に与える
   ための前記ランダム・パターン生成装置と前記シフト・
   レジスタとの間に接続された切り替え可能インバータ
   と、 より成るメモリ自己検査システム。
2. 【請求項２】ランダム・パターン生成サイクルの間に各
   メモリ・アドレスをステップ動作させる手段を含むラン
   ダム・パターン生成装置が、アドレス線及びデータ入力
   線に接続され、複数入力サイン・レジスタが出力線に接
   続されたメモリ回路を自己検査する方法であって、 前記ランダム・パターン生成装置に既知シード・データ
   を提供するステップと、 第１ランダム・パターン生成サイクルの間に、前記メモ
   リ回路にデータを書込むステップと、 第２ランダム・パターン生成サイクルの間に前記メモリ
   回路から前記複数入力サイン・レジスタへデータを出力
   するステップと、 第３ランダム・パターン生成サイクルの間に、前記第１
   ランダム・パターン生成サイクルの間に書込まれたデー
   タの補数を前記メモリ回路に書込むステップと、 第４ランダム・パターン生成サイクルの間に、前記メモ
   リ回路から前記複数入力サイン・レジスタへデータを出
   力して、前記複数入力サイン・レジスタにデータ・サイ
   ンを生成するステップと、 前記複数入力サイン・レジスタ中の前記データ・サイン
   と、前記既知シード・データと同じシード・データを与
   えられた前記メモリ回路が適正に動作したときに発生す
   る筈のデータ・サインとを比較するステップと、 を含むメモリ自己検査方法。