JPH07198784A - 演算論理診断装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＦＰＧＡ(Field Programmable Gate Array)
デバイス上にプログラムにより作成された論理回路の故
障箇所を検出する。 【構成】 ＦＰＧＡデバイスは、複数の論理ブロックに
より構成されている。プログラムされた論理回路に用い
られている論理ブロックのすべてにレジスタを挿入する
ことにより、各論理ブロックはそれぞれ１段の論理ブロ
ックおよびその論理ブロックに至る前段の論理ブロック
からの配線要素に分離することができる。この狭い範囲
について故障検出を行う。 【効果】 故障箇所の論理ブロックを即座に検出するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はユーザがプログラムによ
りデバイス内部の回路情報を電気的に書込むことにより
ディジタル回路の動作を決定し、しかもユーザが電気的
に書換え自在なＦＰＧＡ(Field Programmable Gate Arr
ay) デバイスに関して、プログラムされた回路の所望の
動作に影響を及ぼすような、経路上のデバイスの故障を
検出し、故障箇所を即座に特定するために利用する。特
に、ここで扱う故障モデルは、一般的な回路の経路上の
信号が固定されるような縮退故障を対象とするものに関
する。

【０００２】

【従来の技術】ＦＰＧＡデバイスの一例を図９および図
１０を参照して説明する。図９はＦＰＧＡデバイスの全
体構成図である。図１０は論理ブロックの内部を示すブ
ロック構成図である。ＦＰＧＡデバイス（以下、単にＦ
ＰＧＡという）１０１は、９個の論理ブロック１０２
と、論理ブロック１０２の入力部分もしくは出力部分も
しくはデバイス内部に存在する配線である配線要素１０
３と、入出力端子１０４と、配線要素１０３および入出
力端子１０４との相互間をプログラムにより接断する接
続スイッチ１０５とから構成される。

【０００３】論理ブロック１０２の内部の構成は、図１
０に示すように入力は三つの配線要素１０３₁ 〜１０３
₃ の値を読込み、プログラマブル論理セル１０６により
所望の論理関数を実現する。プログラマブル論理セル１
０６の出力は、信号データを保持するレジスタ１０７に
入力され、さらにレジスタ１０７の出力とプログラマブ
ル論理セル１０６の出力とを選択するセレクタ１０８に
より選択された信号が配線要素１０３₄ に出力される。

【０００４】次に、ＦＰＧＡ１０１上にプログラムによ
り論理回路を作成した例を図１１を参照して説明する。
図１１はＦＰＧＡ１０１上に作成された論理回路を示す
図である。点線で表したＦＰＧＡ１０１に、接続スイッ
チ１０５をプログラミングして図１１に実線で示すよう
に回路機能は配線され、また各論理ブロック１０２内で
は、図１０に示したプログラマブル論理セル１０６とセ
レクタ１０８へのプログラミングにより図１１のような
論理回路およびレジスタ機能が実現される。

【０００５】次に、このようにＦＰＧＡ１０１にプログ
ラミングされた回路における従来例の故障検出の手順に
ついて図１２を参照して説明する。図１２は従来例の故
障検出の手順を示すフローチャートである。試験データ
を求める場合は、プログラムにより作成された原回路６
０１に対して、レジスタピン変換手順６０２では使用さ
れているレジスタ１０７を外部へのデータ出力端子と外
部からのデータ入力端子との組に置き換え、変換後回路
６０３を求める。変換後回路６０３に対し、パターン生
成手順６０４では試験のためにデータ入力端子に設定す
る値、いわゆる入力試験データ６０５と、正常に１クロ
ック動作した後にデータ出力端子に出力される期待値６
０６とを求める。このパターン生成手順６０４では、回
路内部のできるだけ多くの故障がなるべく少ない入力パ
ターンにより効率良く検出できるような値を生成する。
これはいわゆるＡＴＰＧ(Auto Test Pattern Generato
r)と呼ばれるものであり、その具体例は例えば、渡部誠
編著：「超ＬＳＩ設計」株式会社企画センター発行（昭
和５８年）P198〜P207に示されている。このようにして
求めた入力試験データ６０５は、変換後回路６０３の入
出力端子に対するものであると同時に、原回路６０１の
内部のレジスタ１０７に直接値を設定することができる
とき、原回路６０１に対する試験データとなり得るもの
である。これらのパターンを求めた後に、回路情報ロー
ド手順６０７によりＦＰＧＡ内部に原回路６０１の機能
を実現し、さらに入力データ設定手順６０８により入力
試験データ６０５を原回路６０１に対応するＦＰＧＡの
内部のレジスタ１０７および入力端子に直接値を設定す
る。つぎに、１クロック実行手順６０９を行い、直後に
出力データ読み取り手順６１０により原回路６０１に対
応するＦＰＧＡの内部のレジスタ１０７および出力端子
から直接データを取り出す。この出力値を比較手順６１
１により先に求めた期待値６０６と比較し、一致してい
ればデータ終了検出手順６１３により次の試験データが
存在するか否かを判定し、つぎの試験パターンについて
同様な試験を行う。以上の手順を繰り返し、全入力試験
データについて期待値と一致すれば、故障は検出されず
試験終了６１４となる。また、出力データと期待値６０
６とが一致しなかったときは、故障検出６１２と判断さ
れる。

【０００６】次に、各レジスタ１０７に直接値を設定し
値を読出す機構を図１３を参照して説明する。図１３は
各レジスタ１０７に直接値を設定し値を読出す機構を示
す図である。図１３に示すように、ＦＰＧＡ１０１内部
の各レジスタ１０７の入出力部を直列に専用のラインを
設けて接続し、その入口と出口とを特定の入出力端子１
０４に接続したパスを設け、ＦＰＧＡ１０１の動作モー
ドを切換えることにより入出力端子１０４から順次デー
タをレジスタ１０７に流し込み、そしてデータを入出力
端子１０４に順次取り出すという機能、いわゆるスキャ
ン機能を設けることにより可能となる。

【０００７】以上説明した従来例のＦＰＧＡ１０１上の
回路の故障検出診断を実際に図１１の回路に適応した例
を図１４に示す。図１４は従来例における故障特定範囲
を示す図である。ここで、図１４の“Ｅ”を付した論理
ブロック１０２のレジスタ１０７に現れた値が、期待値
に反しているとき、回路のどこかが故障していることが
分かる。このとき故障箇所が含まれている可能性がある
のは、図１４に示すような範囲である。

【０００８】

【発明が解決しようとする課題】このように、その故障
箇所は、回路の故障が信号の経路上には一つの故障のみ
が存在する、いわゆる単一縮退故障を仮定した場合で
も、“Ｅ”を付した論理ブロックのレジスタからプログ
ラムされた回路の信号伝播を遡り、入力端子もしくは値
を設定したレジスタに至るまでは、図１４の実線で示す
ように、多段に論理ブロックが存在し、広い範囲内のど
こかは分からず、一般に故障箇所の特定にはさらに試験
結果の解析を必要としたり、チップ内を調べる特別な方
法を用いなければならない。

【０００９】すなわち、従来例のＡＴＰＧを用いた故障
検出方法では、ＦＰＧＡにプログラムして実現できる回
路の規模の増加や回路が複雑になるのに伴い、故障の検
出に要する試験データを求めるために膨大な計算時間が
かかり、実現された回路が正常か否かを判断する作業は
困難になってきている。さらに、従来例の技術では回路
が正常でないと分かっても、どこに縮退故障が存在する
かを即座に特定できない。

【００１０】本発明は、このような背景に行われたもの
であって、ＦＰＧＡ上の論理ブロックにおいて故障箇所
が含まれる論理ブロックを即座に特定することができる
演算論理診断装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】プログラマブル論理素子
に含まれる各論理ブロックをプログラムにより、それぞ
れ入出力端子を有する個別の回路に分離し、試験を行う
ことにより故障箇所の特定を論理ブロック単位に行うこ
とができることを特徴とする。

【００１２】本発明は、外部からのアクセスによりその
演算論理が変更可能な複数の論理ブロックと、この論理
ブロック間の接続を外部からのアクセスにより変更可能
な配線領域と、この配線領域に外部から信号の入出力を
行う入出力端子と、前記複数の論理ブロックの出力側に
それぞれ出力論理値を一時保持するレジスタを備えたプ
ログラマブル論理素子の演算論理を診断する演算論理診
断装置である。

【００１３】ここで、本発明の特徴とするところは、前
記プログラム論理素子に被診断論理接続を行いその論理
演算ステップを１クロック毎に実行させ前記レジスタに
各論理ブロックの出力論理値を保持させる第一のモード
と、前記レジスタが保持する値の読出およびまたは書込
のためにそのレジスタの複数を前記入出力端子に接続す
る第二のモードとを設定可能とする制御手段を備えると
ころにある。前記第二のモードで、前記複数の論理ブロ
ックについて各レジスタが保持する論理値とあらかじめ
設定された期待値パターンとを比較する手段を含むこと
が望ましい。

【００１４】前記被診断論理接続を一部変更したときに
もその変更の前後で前記レジスタの保持する値が不変で
あるように設定制御する手段を備える構成とすることも
できる。

【００１５】

【作用】本発明では、ＦＰＧＡに実現するディジタル回
路の論理部の出力にデータを保持するように、本来回路
機能としては存在しないレジスタを挿入する。論理部の
出力においてレジスタでデータを保持するか、それとも
論理部の出力そのままを選択するセレクタを持つＦＰＧ
Ａでは、レジスタ挿入はセレクタ部分のプログラム変更
のみで行うことができる。

【００１６】また、試験データについては、挿入された
レジスタ部分は外部端子とみなし、外部計算機により試
験パターンの入力ベクトルと出力期待値ベクトルとを生
成する従来の方法を用いることにより、回路機能として
は原回路の組合せ回路部分にはなんら変更を生じない。
さらに試験時のレジスタへのデータセットと値の読出し
はスキャン機能により容易に実現できる。

【００１７】すなわち、データを保持するレジスタを挿
入することでＦＰＧＡに実現できる複雑で大規模な回路
の内部に存在し、外部端子からはデータをセットした
り、読出したりすることが不可能な部分を解消すること
ができる。先に述べたレジスタ挿入の際に、セレクタを
プログラム変更しても原回路の論理部の論理機能や配線
経路は変わっていない。

【００１８】また、レジスタを挿入することで１クロッ
クの動作においては信号をレジスタ入力側とレジスタ出
力側とに分離して考えることができる。これは信号伝播
の上では挿入されたレジスタにより分離された複数の回
路となる。もし、原回路の経路上の全てのレジスタを用
いれば、これらのレジスタにより、信号伝播の上では一
つの論理部とその入力に接続する配線に分けられる。し
たがって、故障検出結果の出力位置が原回路の故障位置
に対応している。

【００１９】一方、試験データの上で挿入されたレジス
タに関しては、外部端子のように回路を動作させる前に
レジスタ部分まで実在の外部端子からのパスを設けデー
タをセットできる。また、回路の動作後にレジスタ部分
からデータを読出す際にも同様の実在の外部端子からレ
ジスタ部分へのパスを設ける。したがって、レジスタ部
分は外部端子と同じとみなすことができる。

【００２０】これらの機能により、回路の故障箇所は論
理ブロック１段分とその前段からの配線部分に限定する
ことができる。しかも、その検出時間は従来例に比較し
て長大にはならない。

【００２１】例えば診断手順は、原回路をプログラマブ
ル論理素子上に実現した際に、原回路上にある論理ブロ
ックにおいてその出力を選択しているセレクタの一部も
しくは全部の選択をレジスタの出力側に変更した回路を
第２の回路とし、この第２の回路のすべてのレジスタを
出力端子と入力端子との組に置換した回路を第３の回路
とし、第３の回路に対してデバイス外部のパターン発生
器により試験パターンの入力ベクトルと出力期待値ベク
トルを生成し、生成された第３の回路に対する試験パタ
ーンの入力ベクトルをプログラマブル論理素子上に実現
された第２の回路の対応する入力端子およびレジスタに
設定し、第２の回路を１クロックだけ実行し、第２の回
路の対応する入力端子およびレジスタから値を読出し、
読出した出力ベクトルと第３の回路の出力期待値ベクト
ルとを比較し解析することにより、原回路の経路上ある
いは論理ブロックの故障を検査し故障箇所を特定する。

【００２２】

【実施例】本発明第一実施例の構成を図１を参照して説
明する。図１は本発明第一実施例装置のブロック構成図
である。ＦＰＧＡの構成および論理ブロックの内部構成
は従来例と同様である。ＦＰＧＡおよび論理ブロックの
ブロック構成は図９および図１０を参照のこと。

【００２３】本発明は、外部からのプログラムによりそ
の演算論理が変更可能な複数の論理ブロック１０２と、
この論理ブロック１０２間の接続を外部からのプログラ
ムにより変更可能な配線領域１０３と、この配線領域１
０３に外部から信号の入出力を行う入出力端子１０４
と、論理ブロック１０２の出力側にそれぞれ出力論理値
を一時保持するレジスタ１０７を備えたプログラマブル
論理素子であるＦＰＧＡ１０１の演算論理を診断する演
算論理診断装置である。

【００２４】ここで、本発明の特徴とするところは、Ｆ
ＰＧＡ１０１に被診断論理接続を行いその論理演算ステ
ップを１クロック毎に実行させレジスタ１０７に各論理
ブロック１０２の出力論理値を保持させる第一のモード
と、レジスタ１０７が保持する値の読出およびまたは書
込のためにそのレジスタ１０７の複数を入出力端子１０
４に接続する第二のモードとを設定可能とする制御手段
を試験制御部３に備えるところにある。この第二のモー
ドで、論理ブロック１０２について各レジスタ１０７が
保持する論理値とあらかじめ設定された期待値パターン
とを比較する手段を含んでいる。ＦＰＧＡ１０１は試験
台２に設置され、入出力端子１０４は試験台２の接続端
子を介してそれぞれ試験制御部３に接続される。また、
ＦＰＧＡ１０１はキーボード５からの入力にしたがいプ
ログラムされる。また、キーボード５は試験制御部３に
試験実行の指示を行い、プログラム内容または試験経過
および結果は表示部４に表示される。

【００２５】次に、本発明第一実施例の動作を図２を参
照して説明する。図２は本発明第一実施例の動作を示す
フローチャートである。試験データを求める場合は、プ
ログラムにより作成された原回路６０１に対して、レジ
スタ挿入手順９０２では回路の経路上に存在する論理ブ
ロック１０２の内部のセレクタ１０８をすべてレジスタ
１０７の出力を選択できるように切換える。この操作の
結果作成された回路は、経路上の論理ブロックの出力に
すべてレジスタが挿入された回路となる。この回路を第
２の回路９０３とする。続いて、レジスタピン変換手順
６０２では第２の回路９０３のすべてのレジスタ１０７
を外部へのデータ出力端子と外部からのデータ入力端子
との組に置き換え、第３の回路９０５を求める。第３の
回路９０５に対し、パターン生成手順６０４では試験の
ためにデータ入力端子に設定する値、いわゆる入力試験
データ９０７と、正常に１クロック動作した後にデータ
出力端子に出力される期待値９０８とを求める。このパ
ターン生成手順６０４では、回路内部のできるだけ多く
の故障がなるべく少ない入力パターンにより効率良く検
出できるような値を生成する。このようにして求めた入
力試験データ９０７は、第３の回路９０５の入出力端子
１０４に対するものであると同時に、第２の回路９０３
の内部のレジスタ１０７に直接値を設定することが可能
であるときに、第２の回路９０３に対する試験データと
なり得るものである。これらのパターンを求めた後に、
回路情報ロード手順６０７によりＦＰＧＡ１０１内部に
第２の回路９０３の機能を実現し、さらに入力データ設
定手順６０８により入力試験データ９０７を第２の回路
９０３に対応するＦＰＧＡ１０１の内部のレジスタ１０
７および入力端子に直接値を設定する。続いて、１クロ
ック実行手順６０９を行い、直後に出力データ読み取り
手順６１０により第２の回路９０３に対応するＦＰＧＡ
１０１の内部のレジスタ１０７および出力端子から直接
データを取り出す。この出力値を比較手順６１１により
先に求めた期待値６０６と比較し、一致していればデー
タ終了検出手順６１３により次の試験データが存在する
か否かを判定し、次の試験パターンについて同様な試験
を行う。以上の手順を繰り返し、全入力試験データにつ
いて期待値と一致すれば、故障は検出されず試験終了６
１４となる。また、出力データと期待値６０６とが一致
しなかったときは、故障同定９１４と判断される。

【００２６】次に、本発明第一実施例において各レジス
タ１０７に直接値を設定し値を読出す機構を図３を参照
して説明する。図３は本発明第一実施例における各レジ
スタに直接値を設定し値を読出す機構を示す図である。
この動作は従来例の図１３で説明したものと同じであ
る。ただし、本発明第一実施例では論理ブロック１０２
のすべてにレジスタ１０７を設けたところが異なる。す
なわち、各レジスタ１０７の入出力部を直列に専用のラ
インを設けて接続し、その入口と出口とを特定の入出力
端子１０４に接続したパスを設け、ＦＰＧＡ１０１の動
作モードを切換えることにより入出力端子１０４から順
次データをレジスタ１０７に流し込み、そしてデータを
入出力端子１０４へ順次取り出す機能、いわゆるスキャ
ン機能を設けることにより可能となる。

【００２７】次に、本発明第一実施例の演算論理診断装
置による試験手順を図４ないし図６を参照して具体的に
説明する。図４は本発明第一実施例における第２の回路
９０３を示す図である。図５は本発明第一実施例におけ
る第３の回路９０５を示す図である。図６は本発明第一
実施例における故障特定範囲を示す図である。図４に実
線で示した部分は、従来例で図１１に示した回路を原回
路６０１としたときの第２の回路９０３である。図４に
示すように、すべての使用された論理ブロック１０２の
出力側にはレジスタ１０７が挿入されている。

【００２８】図５には、図４の第２の回路９０３に対し
てレジスタピン変換６０２を行った結果の第３の回路９
０５を示す。図５に示すように、入力端子から出力端子
までのすべての信号のパスは、高々１段の論理ブロック
１０２と、その論理ブロック１０２に至る前段の論理ブ
ロック１０２からの配線要素１０３のみを経由してい
る。これらの配線経路および論理ブロック１０２の内部
のプログラマブル論理セル１０６の内容は原回路６０１
と全く同じである。この第３の回路９０５に対して試験
データを作成する。ここで、試験の結果、図３の“Ｅ”
を付した論理ブロック１０２に対応するレジスタ１０７
に対して期待値と異なる値が出力されたとき、その故障
箇所は、回路の故障が信号の経路上には一つの故障のみ
が存在するといういわゆる単一縮退故障を仮定したと
き、“Ｅ”を付した論理ブロック１０２のレジスタから
プログラムされた回路の信号伝播を遡って入出力端子１
０４もしくは値を設定したレジスタ１０７に至るまでの
図６に実線で示す範囲に限定される。これは１段の論理
ブロック１０２と、その論理ブロック１０２に至る前段
の論理ブロック１０２からの配線のみとなっており、同
様の回路に対して従来の故障検出診断を行った例である
図１４に比較して、故障の存在する範囲が大幅に限定さ
れていることがわかる。さらに、この二つの例の入力試
験データの長さとそれを求める手数はほぼ等しく、従来
例に比較して試験時間の増加もほとんど見られない。

【００２９】次に、本発明第二実施例を図７および図８
を参照して説明する。図７は本発明第二実施例の手順を
示すフローチャートである。図８は本発明第二実施例に
おける各レジスタ１０７に直接値を設定し値を読出す機
構を示す図である。本発明第二実施例においても本発明
第一実施例と同様に、原回路６０１に対するレジスタ挿
入手順９０２の操作、レジスタピン変換手順６０２の操
作、パターン生成手順６０４の操作を行い、入力試験デ
ータ９０７と期待値９０８とを生成する。続いて、スキ
ャンプログラム１４０３₁ をＦＰＧＡ１０１上にロード
する。このスキャンプログラム１４０３₁ がロードされ
たＦＰＧＡ１０１上に入力データ設定手順１４０４の機
構により入力試験データ９０７をＦＰＧＡ１０１上のレ
ジスタ１０７に設定する。その後設定されたレジスタ１
０７の値を保存させたまま、回路情報ロード手順１４０
５によりＦＰＧＡ１内部に第２の回路９０３の機能を実
現する。続いて、１クロック実行手順６０９を行い、直
後に出力されたレジスタの値を保存させたままスキャン
プログラム１４０３₂ をＦＰＧＡ１０１上にロードす
る。このスキャンプログラム１４０３₂ がロードされた
ＦＰＧＡ１０１上で出力データ読み取り手順１４０６に
より第２の回路９０３に対応するＦＰＧＡ１０１の内部
のレジスタ１０７および入出力端子１０４から直接デー
タを取り出す。この出力値を比較手順６１１により先に
求めた期待値９０８と比較し、一致していればデータ終
了検出手順６１３により次の試験データが存在するか否
かを判定し、次の試験パターンについて同様な試験を行
う。以上の手順を繰り返し、全入力試験データについて
期待値と一致すれば、故障は検出されず試験終了６１４
となる。また、出力データと期待値６０６とが一致しな
かったときは、故障同定９１４と判断される。

【００３０】本発明第二実施例におけるスキャン機能
は、本発明第一実施例と異なり専用のハードウェアを持
たず、プログラムによって実現される。このプログラム
により実現されたスキャン回路を図８に示す。この例で
は、プログラムにより外部端子とすべてのレジスタ１０
７間を直列に接続することで、データ書込み時は入出力
端子１０４からレジスタ１０７に設定したい値をクロッ
クを進ませながら、順に送り込んでいく。セットした後
に、試験する回路をレジスタ１０７の値を保持したまま
プログラムして、入出力端子１０４に値を設定して、１
クロック実行させる。その後に、入出力端子１０４およ
びレジスタ１０７に出力された値を保持したまま再びプ
ログラムにより入出力端子１０４とすべてのレジスタ１
０７間を直列に接続することでレジスタ１０７の値を順
次読み出すことができる。これにより、試験のための特
別なハードウェアを設けることなく、スキャン機構を実
現することができる。しかも従来例と比較して故障の存
在する範囲を大幅に限定させることができる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
ＦＰＧＡ上の論理ブロックにおいて故障箇所が含まれる
論理ブロックを即座に特定することができる。

【００３２】すなわち、本発明によれば従来から行われ
ている技術では不可能であったＦＰＧＡに実現される大
規模回路の完全に近い故障検出を可能とする。また、従
来の技術では故障検出が可能でも、どこに故障があるの
か即座に特定できない点があった。本発明の演算論理診
断装置ではデータの出力箇所と故障箇所とは対応してい
るので即座に故障診断が可能となる。これにより、ＦＰ
ＧＡに実現される回路の検証をより確実かつ容易にし、
ＦＰＧＡを用いた装置の信頼性を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明第一実施例装置のブロック構成図。

【図２】本発明第一実施例の動作を示すフローチャー
ト。

【図３】本発明第一実施例における各レジスタに直接値
を設定し値を読出す機構を示す図。

【図４】本発明第一実施例における第２の回路を示す
図。

【図５】本発明第一実施例における第３の回路を示す
図。

【図６】本発明第一実施例における故障特定範囲を示す
図。

【図７】本発明第二実施例の手順を示すフローチャー
ト。

【図８】本発明第二実施例における各レジスタに直接値
を設定し値を読出す機構を示す図。

【図９】ＦＰＧＡデバイスの全体構成図。

【図１０】論理ブロックの内部を示すブロック構成図。

【図１１】ＦＰＧＡ上に作成された論理回路を示す図。

【図１２】従来例の故障検出の方法を示すフローチャー
ト。

【図１３】各レジスタに直接値を設定し値を読出す機構
を示す図。

【図１４】従来例における故障特定範囲を示す図。

【符号の説明】

２ 試験台 ３ 試験制御部 ４ 表示部 ５ キーボード １０１ ＦＰＧＡ １０２、Ａ〜Ｉ 論理ブロック １０３、１０３₁ 〜１０３₄ 配線要素 １０４ 入出力端子 １０５ 接続スイッチ １０６ プログラマブル論理セル １０７ レジスタ １０８ セレクタ ６０１ 原回路 ６０２ レジスタピン変換手順 ６０３ 変換後回路 ６０４ パターン生成手順 ６０５、９０７ 入力試験データ ６０６、９０８ 期待値 ６０７、１４０５ 回路情報ロード手順 ６０８、１４０４ 入力データ設定手順 ６０９ １クロック実行手順 ６１０ 出力データ読み取り手順 ６１１ 比較手順 ６１２、９１４ 故障検出 ６１３ データ終了検出手順 ６１４ 試験終了 ９０２ レジスタ挿入手順 ９０３ 第２の回路 ９０５ 第３の回路 １４０３₁ 、１４０３₂ スキャンプログラム

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部からのアクセスによりその演算論理
   が変更可能な複数の論理ブロックと、この論理ブロック
   間の接続を外部からのアクセスにより変更可能な配線領
   域と、この配線領域に外部から信号の入出力を行う入出
   力端子と、前記複数の論理ブロックの出力側にそれぞれ
   出力論理値を一時保持するレジスタを備えたプログラマ
   ブル論理素子の演算論理を診断する演算論理診断装置に
   おいて、 前記プログラム論理素子に被診断論理接続を行いその論
   理演算ステップを１クロック毎に実行させ前記レジスタ
   に各論理ブロックの出力論理値を保持させる第一のモー
   ドと、 前記レジスタが保持する値の読出およびまたは書込のた
   めにそのレジスタの複数を前記入出力端子に接続する第
   二のモードとを設定可能とする制御手段を備えたことを
   特徴とする演算論理診断装置。
2. 【請求項２】 前記第二のモードで、前記複数の論理ブ
   ロックについて各レジスタが保持する論理値とあらかじ
   め設定された期待値パターンとを比較する手段を含む請
   求項１記載の演算論理診断装置。
3. 【請求項３】 前記被診断論理接続を一部変更したとき
   にもその変更の前後で前記レジスタの保持する値が不変
   であるように設定制御する手段を備えた請求項１または
   ２記載の演算論理診断装置。