JPH0643218A

JPH0643218A - 環境エミュレーションによるテスト発生

Info

Publication number: JPH0643218A
Application number: JP5104621A
Authority: JP
Inventors: Burnell G West; ジー．ウエストバーネル
Original assignee: SHIYURUNBERUJIE TECHNOL Inc; Schlumberger Technologies Inc
Current assignee: SHIYURUNBERUJIE TECHNOL Inc; Schlumberger Technologies Inc
Priority date: 1992-04-30
Filing date: 1993-04-30
Publication date: 1994-02-18
Also published as: US5475624A; EP0568132A3; EP0568132A2

Abstract

(57)【要約】（修正有）【目的】高速で信頼性の高い論理回路装置のテスト方
法を案出する。【構成】欠陥を有することのない「良好な」モデル及
び欠陥を選択的に導入した「欠陥状態とさせることの可
能な」モデルに対し、同一のパターンのテストベクトル
を使用してこれら二つのモデルを動作させ、これら二つ
のモデルの出力信号における差によって欠陥検知を表わ
す。各シーケンスの欠陥に対してテストパターンを繰返
し与え、テストパターンが欠陥の検知を可能とする範囲
を決定する。欠陥状態とさせることの可能なエミュレー
ションを行い、その出力をロジック回路の出力と比較す
ることにより装置テスト及び装置デバッグを行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、環境エミュレーション
によるテストパターン発生及び実行技術に関するもので
ある。更に詳細には、本発明は、改良した欠陥検知カバ
レッジ即ち適用範囲を有するテストパターンの発生を容
易とするために集積回路装置及びその意図した動作環境
のエミュレーションに関するものである。

【０００２】

【従来の技術】設計検証前に集積回路（ＩＣ）装置を製
造することは、最初の物品の製造にかかるコストのため
に許容可能なものではない。この問題を解消せんとする
従来の試みでは、回路レベルシミュレータ、スイッチレ
ベルシミュレータ、ゲートレベルシミュレータ、レジス
タ転送レベル及び挙動シミュレータ、これらの全ての特
徴を結合した混合型シミュレータが使用されていた。複
雑な設計を形成し且つ検査することはいまだに最も大き
な開発コストである。

【０００３】シミュレーションは何時間も又は何日もか
かる場合があるが、複雑な装置を原始的な態様で動作さ
せるに過ぎない。多くの装置は、シミュレーションによ
って検知されることのない性能上の欠陥を有している。
なぜならば、シミュレーションはその様な欠陥を露呈す
るのに必要な条件を有するものではなかったからであ
る。装置がなすべきことを行なうか否かは、その装置が
システム内において製造され且つ検査されるまでは未知
である。システムプロトタイプ組立体のコストは証明さ
れていない設計にリスクをかけることとなる。

【０００４】図１はＩＣをベースとしたシステムの設計
において従来使用されていた方法論を示している。最初
の着想１００からスタートして、概念記述１０２が用意
され、エルゴノミック条件及び環境条件１０４，１０６
が確立され、且つシステム仕様及びアーキテクチャ１０
８，１１０が画定される。ソフトウエア条件及びサブシ
ステム条件１１２，１１４が定義され、それから、シス
テムソフトウエア仕様、電気的仕様及び機械的仕様１１
６，１１８，１２０が開発される。ソフトウエアモジュ
ール定義、開発、テスト及び集積化１２２，１２４，１
６８，１２８が行なわれる。

【０００５】部品定義１３０がシステム仕様１１６，１
１８に次いで行なわれ、且つ機械的設計、組立て条件１
３２が機械的仕様１２０から開発される。部品定義１３
０に続いて部品設計、設計検証及び製造１３４，１３
６，１３８が行なわれる。部品テスト仕様１４０が部品
定義及び設計１３０，１３４に鑑みて開発される。部品
テスト及び特性付け１４２が製造された部品に関して行
なわれる。集積化したソフトウエア、テストし且つ特性
付けした部品、及びシステム機械的設計の全てが最終的
なシステムインテグレーション１４４へ移行する。

【０００６】この方法論は少なくとも二つの弱点を有し
ている。第一に、部品定義−製造サイクルは、製造前の
設計精度を検証するために必要とされる解析的作業及び
製造時間のために時間がかかるものである。第二に、シ
ステムインテグレーションが行なわれるまでソフトウエ
ア−ハードウエア検証は存在しておらず、従って部品と
該部品を駆動するソフトウエアとの間の相互作用は新た
な部品のリードタイムにより遅延される。

【０００７】現在では、シミュレーション以外に、ロジ
ックエミュレーションも可能である。ハードウエアエミ
ュレーションは、同等のシミュレーションよりも数百万
倍も高速で実施することが可能であり、システム速度に
おいて設計の機能性を証明するのに十分な速さで実行す
ることも可能である。例えば、エミュレーションは、パ
ソコンのビデオグラフィックディスプレイプロセサをエ
ミュレートするために使用されていた。フライトシミュ
レーションプログラムがパソコン上で稼動されている間
に、ディスプレイプロセサのゲートアレイエミュレーシ
ョンが実時間で動作されてスクリーンディスプレイを発
生していた。エミュレーションモデル内の波形が別のデ
ィスプレイスクリーン上に与えられ、その意図した環境
においてディスプレイプロセサの動作をモニタすること
を可能としていた。

【０００８】図２はターゲットシステム２００内の特定
用途向けＩＣ（ＡＳＩＣ）のインサーキットエミュレー
ション用の従来のエミュレーションシステムを示してい
る。エミュレーションシステム２１０（例えば、アメリ
カ合衆国、カリフォルニア州、マウンテンビューのクイ
ックターンシステムズインコーポレイテッドから販売さ
れているＲＰＭエミュレーションシステム（商標名））
がケーブル組立体２２０と共にシステム２００へ接続し
ており、ＡＳＩＣを置換している。ＡＳＩＣ設計はコン
ピュータ補助エンジニアリング（ＣＡＥ）ワークステー
ション２３０からエミュレーションシステム２１０内へ
ロードされる。

【０００９】エミュレーションシステムハードウエア２
１０（図３）は、再書込み可能なＣＭＯＳゲートアレイ
３００からなるマトリクスを有している。組立体２２０
は、ゲートアレイ３００からバッファポッド３２０への
ケーブル３１５と、ＡＳＩＣソケット３３０へ接続する
ためのアダプタ３２５と、ポッド３２０をアダプタ３２
５へ接続するケーブル３３５とを有している。ゲートア
レイ３００へ接続されているアダプタ３４０は、既存の
ＩＣ（例えば、マイクロプロセサ、周辺機器、メモリ及
び高速ロジック）をＡＳＩＣの機能的エミュレーション
内に設けることを可能としている。励起発生器３４５が
ゲートアレイ３３０内に書込まれたロジックを実行し、
且つロジックアナライザ３５０がその結果発生する動作
を解析する。制御プロセサ３５５がワークステーション
２３０をゲートアレイ３００とインターフェースさせ
る。

【００１０】ワークステーション２３０はエミュレーシ
ョンソフトウエア３６５が書込まれているプロセサ３６
０と、モニタ３７０と、ディスクドライブ３７５と、テ
ープドライブ３８０とを有している。その他の装置又は
データ源への接続は、データバス３８５（例えばＳＣＳ
Ｉバス）及び／又はネットワークバス３９０（例えば、
イーサーネットＴＣＰ／ＩＰバス）を介して行なわれ
る。

【００１１】エミュレーションソフトウエア３６５がＡ
ＳＩＣ設計データ４００及びＡＳＩＣ設計キッドデータ
４０５（図４）を受取り、且つネットリストの分析／拡
大（４１０）、区画の配置及び経路付け（４１５）、エ
ミュレーションハードウエア２１０へのエミュレーショ
ン（４２０）のダウンロード、テストベクトルフォーマ
ット４３０及びＡＳＩＣ設計データ４００からのテスト
ベクトルの変換（４２５）、及び励起発生器３４５及び
ロジックアナライザ３５０の制御（４３５）を行なうた
めの機能を有している。

【００１２】図５は従来の設計プロセスにおけるエミュ
レーションの使用状態を示している。エミュレートされ
る装置５００（例えば、開発中のＡＳＩＣ）が、装置Ｉ
−Ｏ境界５０５を介して装置入力及び出力５１５，５２
０により意図した環境５１０と通信を行なう。外部励起
５２５が環境５１０へ印加される。

【００１３】ターゲットシステムのエミュレーションが
シミュレーションによるよりも装置の動作についてより
豊富な検査を行なうことを可能とする。なぜならば、そ
れは、シミュレーションよりも５桁又はそれ以上の大き
さの速さであるハードウエア速度において稼動するから
である。シミュレーションの場合には、ソフトウエアモ
デルが形成され且つプログラムが実行されて、それが該
モデルを介してのデータの流れを例示し且つ相互接続す
る。エミュレーションの場合には、ハードウエア要素を
プログラミングすることにより回路をモデル化させる。

【００１４】しかしながら、装置の従来のエミュレーシ
ョン及びその環境はテストベクトルを確立する上での欠
点を有している。装置のタイミングが無視され、従って
エミュレーションモデルは実際の装置においては存在す
ることのない競合条件を発生する場合があり、又はその
逆も真である。シミュレーションは不定（「Ｘ」）状態
を発生し且つ装置初期化を設計する場合の助けとなる
が、一方エミュレーションでは、実際のハードウエアと
同じく、この様な「Ｘ」状態を有するものではない。
又、テストのカバレッジ即ち適用範囲を決定するための
本来的な「欠陥（障害）モデル」技術は存在しない。

【００１５】フォールトシミュレーション即ち欠陥シミ
ュレーションは、通常、装置が設計され且つ製造テスト
が計画された後に開始される。シミュレーションでの欠
陥適用範囲を確立することは非常に長い時間がかかり、
製造テストは欠陥適用範囲が確立されることのないもの
に対して使用される。製造テストの弱点は、現場におけ
る欠陥性の装置として表われる。

【００１６】テストされるべき回路の複雑性に基づいた
目安を使用して、テストを完全に評価することなしにそ
の回路をテストすることが可能であるか否かを決定す
る。より複雑な回路は、この様な発見的推論に基づいた
テスト決定をより信頼性の少ないものとさせる。設計者
は、テストを行ない、回路全体をより複雑なものとさせ
且つ冗長なテスト可能特徴を組込む目的のために回路を
付加する。設計プロセスの一部として製造テストを費用
効果的に発生し且つ評価し、製造を行なう前に回路のテ
スト可能性を確保することが望ましい。

【００１７】

【発明が解決しようとする課題】本発明は、上述した如
き、従来技術の欠点を解消し、高速で且つより信頼性の
高い論理回路装置のテスト技術を提供することを目的と
する。

【００１８】

【課題を解決するための手段】本発明に基づく、環境エ
ミュレーションによるテストパターン発生及び実行は、
テスト開発、テスト評価及びデバッグ、テスト品質（欠
陥適用範囲）測定、及び装置デバッグに対して必要な時
間を減少させる。

【００１９】好適実施形態においては、ロジック（論
理）回路用のテストパターンの発生及び評価が、該論理
回路をエミュレートすることにより向上される。二つの
エミュレーションが形成され、即ち、一つのエミュレー
ションはフォールト即ち欠陥を有することのない「良好
な」モデルであり、他方のエミュレーションは選択的に
欠陥を発生させることの可能な「欠陥可能」モデルであ
る。欠陥を該欠陥可能モデルに導入する。同一のパター
ンのテストベクトルを両方のモデルへ印加することによ
りこれら二つのモデルを並列的に動作させる。そのパタ
ーンは、意図した動作環境のエミュレーションにより発
生させることが可能である。これら二つのモデルの出力
信号における差は、その欠陥が検知されたことを表わ
す。そのテストパターンを一連（シーケンス）の可能な
欠陥に対して適用し、そのテストパターンが欠陥検知を
可能とする範囲を決定する。欠陥が検知されたテストベ
クトルを識別する欠陥辞書エントリ、欠陥検知を表わす
出力信号差、及び検知された欠陥のログ（記録）を記録
することが可能である。

【００２０】欠陥をモデル化し、ハードウエア時間にお
いて該欠陥を逐次的に活性化させ、欠陥辞書エントリを
捜し出し、且つ標準的な自動化テスト装置（ＡＴＥ）に
容易に適用可能な形態でテストプログラム用のロジック
パターンを抽出するための技術を記載する。

【００２１】好適な方法は、ラッチアップ、短絡したノ
ード、中断されたネットなどのタイプの欠陥を導入する
ことが可能である。欠陥エミュレーション時間は欠陥シ
ミュレーションよりも著しく短く、完璧な欠陥適用範囲
解析及び広範で種々の欠陥モデルを行なうことを可能と
する。約１０，０００個のゲートを有する特定の装置に
対する欠陥適用範囲は、各欠陥に対して完全なエミュレ
ーションテストを行ないながら３２，０００個を超える
欠陥を装置エミュレーション内に注入することにより決
定される。このプロセスは、完全なる装置の欠陥等級付
けを行ない且つ欠陥辞書を発生するのに数分しかかから
ず、それはシングルスタックアット（ｓｉｎｇｌｅ−ｓ
ｔｕｃｋ−ａｔ）欠陥注入でのシミュレーションを使用
した場合に約３０乃至６０時間かかるのと比較して著し
く短い。

【００２２】又、欠陥を有する可能性のある装置のデバ
ッグは、その装置をエミュレーションモデルのうちの一
つと置換することにより簡単化される。テストパターン
をその装置及びそのエミュレーションモデルへ印加す
る。その装置の出力信号を該パターンの各ベクトルに対
して、エミュレーションモデルの出力信号と比較する。
エミュレーションモデルが欠陥のないものであり且つ出
力信号において差が検知されない場合には、その装置は
欠陥を有するものではないと仮定される。その比較の結
果差が示される場合には、欠陥辞書を参照して、マッチ
ングするエントリを捜し出し、その装置における欠陥の
性質を決定する。一つの種類を超えた種類の欠陥が同一
の欠陥辞書エントリを有する場合には、そのテストパタ
ーンを改訂してそれらの欠陥を区別することを可能とす
る。改訂されたテストパターンをその装置に印加すると
共にエミュレーションモデルへ印加しそれらの結果を再
度比較する。この場合には、好適には、エミュレーショ
ンモデル内にその装置内に存在することが疑われる欠陥
を導入して欠陥の識別を容易化させる。

【００２３】

【実施例】本発明の好適実施例によれば、装置エミュレ
ーションと環境エミュレーションとを結合してその意図
した環境においてのターゲット装置（例えば、開発中の
ＡＳＩＣ）の挙動即ち動作をモデル化させる。市販され
ているゲートアレイエミュレーション技術、例えばクイ
ックターンＲＰＭエミュレーションシステムなどを使用
することが可能である。エミュレーション期間中にモニ
タされる活動パターンを標準的な自動テスト装置（ＡＴ
Ｅ）用のテストベクトルセットへ変換させる。この様な
エミュレーションは、初期化及びテストカバレッジ（テ
スト適用範囲）における問題に対する解決手段を提供し
ている。

【００２４】本発明の好適方法では、上述した従来技術
の設計プロセスに対する修正を行なうものである。図６
は図１の左下部分に対応するものであるが、本発明に基
づいてその内容が修正されている。尚、これらのプロセ
スにおいての同様のステップには同様の参照番号を付し
てある。

【００２５】矢印６００は、ソフトウエアモジュール開
発１２４がシステムエミュレーション６０５と緊密に統
合されている状態を示している。矢印６１０は、ソフト
ウエアモジュール開発１２４がカスタム部品設計１３４
と統合されている状態を示している。矢印６１５は、ソ
フトウエアモジュールテスト１２６が部品設計検証１３
６と緊密に統合即ち集積化されていることを表わしてい
る。矢印６２５は、部品テスト仕様６２０が緊密に部品
設計検証１３６と一体化されていることを表わしてい
る。矢印６３０は、部品設計検証６２５がシステムエミ
ュレーション６０５と緊密に一体化されており、システ
ムの観点において設計変更を評価することを可能として
いる。この場合の利点の一つは、不必要であるか又は不
適切にテストされる回路部分を設計プロセスにおける早
期の段階に発見することが可能であるということであ
る。能率化した設計及び製造テスト期間中における完全
な欠陥適用範囲を確保するために、プロセス期間中に設
計及び／又はテストを修正することが可能である。

【００２６】図７を参照すると、ターゲット環境の簡単
化したエミュレーションモデル７００が形成され、それ
は装置のエミュレーション７０５と環境のエミュレーシ
ョン７１０とを有している。装置設計は、ストローブク
ロック信号７２５に応答してテスト制御システム７２０
から環境７１０へ励起７１５を与えることにより装置設
計をその環境においての機能性についてテストする。装
置エミュレーション７０５を環境７１０により励起さ
せ、その意図した環境において動作する実際の装置の如
くに装置入力／出力境界７４０を介して装置入力７３０
を受取り且つ装置出力７３５を発生する。

【００２７】機能性の目的が達成されると、以下の主要
なステップを有するテスト発生手順が開始される。

【００２８】（１）テストシーケンス活動の形成（２）装置初期化検証（３）欠陥適用範囲の測定（必要に応じテストシーケン
ス活動を修正）（４）その結果得られるテストベクトルの獲得装置初期化、欠陥適用範囲測定、及び最終的なテスト開
発は、以下の説明から理解される如く、分離可能なタス
クである。

【００２９】好適なテスト発生手順は従来のアプローチ
とは異なっている。第一に、テストベクトル発生の前に
欠陥適用範囲を測定する。装置をテストするために使用
されるテストベクトルセットは、全てのロジック設計欠
陥を捜し出し且つ発生する可能性のある製造欠陥を捜し
出すのに十分なだけ完全に装置を環境エミュレーション
が動作させることが決定されるまで、記述されることは
ない。第二に、そのテストを完全に「欠陥等級付け」
（そのテストにより検知される装置内の全ての可能な欠
陥の百分率の決定）に対して必要な時間は著しく減少さ
れる。第三に、環境エミュレーション方法は、テストが
発生中であっても設計欠陥を識別する可能性がある。

【００３０】テストシーケンス活動は、環境エミュレー
ションモデルを駆動する一つ又はそれ以上の高レベルの
イベントから構成されている。これらのイベントは、簡
単な「ＳＴＡＲＴボタンの押し下げ」とすることが可能
であり、又は一連のイベント（インタラプト、データパ
ターンシーケンスなど）を有することが可能である。テ
ストシーケンス活動の各イベントは、数百又は数千個の
標準的テストベクトルを発生する場合がある。

【００３１】図８はどの様にしてこのことが行なわれる
かを示している。欠陥エミュレーションモデル８００は
環境エミュレーション７００の周りに構成されている。
テストシーケンス活動発生器８０５は、環境励起８１０
をエミュレートされる環境７１０へ供給し、該環境は装
置Ｉ／Ｏ境界７４０を超えての装置入力及び出力信号７
３０，７３５を介してエミュレートされる装置７０５と
相互作用を行なう。エミュレートされる装置７０５は欠
陥状態とされない「良好な」装置エミュレーションであ
り、それはターゲット装置の意図した設計に基づいて動
作を行なう。

【００３２】選択的に欠陥状態とされる能力を有するタ
ーゲット装置の第二エミュレーション８１５は、欠陥状
態とされないターゲット装置エミュレーション７０５と
並列的に動作する。「欠陥状態とされる」装置エミュレ
ーション８１５と「良好な」装置エミュレーション７０
５は同一の装置入力７３０により駆動される。欠陥セレ
クタ８２５からの欠陥カウント信号８２０に応答して、
欠陥が装置エミュレーション８１５内に選択的に導入さ
れる。

【００３３】「良好な」エミュレーション７０５の出力
信号７３５が、ＸＯＲゲート８３５により表わされる排
他的ＯＲ動作において「欠陥状態とされる」エミュレー
ション８１５の出力信号８３０と結合されて、比較信号
８４０を発生する。「欠陥状態とされる」エミュレーシ
ョン８１５内に導入される与えられた欠陥の場合、比較
信号８４０は、エミュレートされた環境においての「良
好な」装置エミュレーションと「欠陥状態とされる」装
置エミュレーションの同時的な動作期間中に、「良好
な」エミュレーション７０５からの出力信号７３５と
「欠陥状態とされる」エミュレーション８１５からの出
力信号８３０との間に発生する差を表わす。欠陥セレク
タ８２５は、好適には、次の欠陥信号８４５に応答し
て、欠陥カウント信号８２０をインクリメントすること
により、シーケンシャルに「欠陥状態とされる」装置８
１５内に欠陥を導入する。次の欠陥信号８４５は、「Ｏ
Ｒ」演算において三つの信号、即ち欠陥状態とされる装
置８１５からの欠陥なし信号８５０、ＸＯＲゲート８３
５からのテスト中断信号８５５、及びテストシーケンス
発生器８０５からのテスト完了信号８６０を結合するこ
とにより発生される。欠陥状態とされる装置８１５から
の欠陥なし信号８５０は、現在の欠陥カウント信号８２
０により「欠陥状態とされる」装置８１５内に何ら欠陥
が導入されることがなかったことを表わし、そのこと
は、例えば、ターゲット装置の欠陥状態とされる動作条
件及び欠陥状態とされない動作条件を有するシーケンス
を介して欠陥カウント信号８２０がインクリメントされ
る場合に発生する場合がある。この場合には、一連の
「シーケンス」フォールトにおける次の欠陥へジャンプ
することにより時間が節約される。テスト中断信号８５
５は、「欠陥状態とされる」装置８１５における現在の
欠陥に対して欠陥条件が検知されたことを表わす。この
場合には、テストシーケンスを終了させ且つ次の欠陥へ
ジャンプすることにより時間が節約される。テスト中断
信号８５５は、好適には、比較信号８４０と同一である
か又はそれから派生されるものである。テスト完了信号
８６０は、その欠陥が検知されることなしに、「欠陥状
態とされる」装置８１５における現在の欠陥に対してテ
ストシーケンスが完了されたことを表わす。

【００３４】環境励起８１０を構成するイベントは、装
置Ｉ／Ｏ境界７４０を超えて装置入力７３０及び装置出
力７３５において相継ぐロジックパターン変化を発生さ
せる。装置Ｉ／Ｏ境界７４０を横断してのロジック状態
の各変化は、カウンタ８７０の出力信号８６５をインク
リメントさせる。出力信号８６５は装置Ｉ／Ｏ境界７４
０を横断してのロジック状態の各変化を個別的に識別す
る「ベクトルカウント」である。導入される各欠陥に対
して、欠陥カウント信号８２０、比較信号８４０及びベ
クトルカウント信号８６５が欠陥辞書８７５内にエント
リとして記録される。

【００３５】「欠陥状態とさせた」装置エミュレーショ
ン８１５内に欠陥をシーケンシャルに即ち逐次的に導入
し且つその結果を意図した動作環境のエミュレーション
における欠陥状態とさせない装置エミュレーション５０
０と比較することにより、欠陥辞書８７０を形成する。
欠陥辞書は、存在する場合に、環境エミュレーション動
作シーケンスのどのベクトルにおいて、装置の出力信号
内に各欠陥が示されているかを表わす。

【００３６】図９はどの様にして実際の装置（エミュレ
ートした装置ではなく）が環境エミュレーションにより
テストすることが可能であるかを示している。テストエ
ミュレーションモデル９００は環境エミュレーションモ
デル９０５の周りに構成されている。テスト制御発生器
９１０が環境励起９１５をエミュレートされる環境９２
０へ供給し、該環境９２０は装置Ｉ／Ｏ境界９４０を超
えての入力及び出力信号９３０，９３５により装置エミ
ュレーションモデル９２５と相互作用を行なう。モデル
９２５は、好適には、欠陥状態とさせることの可能なモ
デルであり、その中に欠陥セレクタ９４５により選択的
に欠陥を導入させることが可能である。モデル９２５
は、最初は、欠陥状態とされていない「良好な」装置エ
ミュレーションであり、それは欠陥が導入されない場合
には、ターゲット装置の意図した設計に従って動作す
る。

【００３７】実際のテスト中の装置（ＤＵＴ）９５０が
モデル９２５と並列的に動作され、それらは両方とも装
置入力信号９３０により駆動される。モデル９２５の出
力信号９３５及びＤＵＴ９５０の出力信号９６０が欠陥
検知器９５５へ供給される。欠陥検知器９５５は、装置
９５０の出力ピンにおいての出力信号９３５と信号９６
０との間の差を表わす比較信号９６５を発生させる
（「不合格」パターン）。欠陥検知タイミングは、テス
ト制御発生器９１０からのストローブクロック信号９７
０の制御下にある。

【００３８】テスト制御発生器９１０（又は図８におけ
る如くエミュレートされる環境）内のカウンタ９８０か
らのベクタカウント信号９７５が、一つのシーケンスの
うちのどのテストベクトルが現在環境エミュレーション
９０５へ印加されているかを表わす。欠陥検知器９５５
は、ログ（記録）信号９８５を発生し、それは一つの欠
陥を検知すると、データログ９９０内のベクトルカウン
ト信号９７５及び比較信号９６５の記録動作をトリガす
る。

【００３９】データログ９９０は、ＤＵＴ９５０の性能
を解析するために使用される。ＤＵＴ９５０をテストす
る場合に得られる結果は、欠陥辞書８７０におけるエン
トリと比較して、ＤＵＴ９５０の環境エミュレーション
テスト動作期間中に検知される欠陥の性質を決定する。
ＤＵＴ出力信号９６０は、各テストベクトルに対して、
モデル出力信号９３５と比較される。エミュレーション
モデル９２５が欠陥状態とされず且つ何ら出力信号の差
が検知されない場合には、ＤＵＴ９５０がこのテストベ
クトルパターンで検知可能な種類の欠陥を有するもので
ないと仮定される。その比較が差を示す場合には、欠陥
辞書がチェックされて、マッチする不合格パターンエン
トリを捜し出し、ＤＵＴにおける欠陥の性質を決定す
る。欠陥辞書が同一の不合格パターンを発生する複数個
の欠陥を識別する場合には、そのテストベクトルパター
ンがデバッグの目的のために改訂されてこれらの欠陥を
識別することを可能とする。典型的には、プロダクショ
ン（製造）テスト用のテストベクトルパターンを考案し
て、不合格パターンを個別的に識別することなしに全て
の欠陥タイプが検知されることを確保する。

【００４０】この改訂したテストパターンを該装置及び
欠陥状態とさせることの可能なエミュレーションモデル
へ印加し、且つその結果を再度比較し、この場合には、
好適には該装置内に存在する疑いのある欠陥がエミュレ
ーションモデル内に導入されて該欠陥の性質の識別を容
易とさせる。一連の疑いのある欠陥を相継いで欠陥状態
とさせることの可能なエミュレーションモデル内に導入
し、且つＤＵＴ内の実際の欠陥のさらなる特性付けを行
なうために各々に対してテストベクトルシーケンスを再
度実行させることが可能である。

【００４１】本発明の原理は、例えば図１０の簡単化し
た概略図において１０００で示した６４×６４クロスポ
イントマルチプレクサ（ｍｕｘ）の構成に適用すること
が可能である。このｍｕｘはカスタム回路であって、そ
れは６４個の出力の何れか又は全てに対して６４個の入
力の何れかの経路付けを行なう。このタスクはＡＴＥプ
ロダクション（製造）テストを発生するためのものであ
る。

【００４２】全てのテストベクトルを抽出するためにｍ
ｕｘを十分に実行するために一連（シーケンス）の環境
動作が確立されねばならない。与えられた装置に対して
この目的を達成するためにより多くの環境エミュレーシ
ョンが必要とされる場合があるが、この例における装置
を完全に実行するために単一の簡単化した環境が計画さ
れる。約１２個の相継ぐ環境励起イベントが約１４，０
００個のベクトルのテストパターンを発生するものと予
測される。各イベントは以下の如き作用を行なう。

【００４３】（１）ＣＰＵレジスタ書込みシーケンスを
エミュレートすることによるターゲット装置の初期化。

【００４４】（２）擬似的ランダムデータ経路エクササ
イザ（実行器）用のスタート値の確立。

【００４５】（３）データ経路エクササイザからデータ
バーストの発生。

【００４６】これらのイベントは、例えば励起発生器３
４５などのパターン発生器により画定される。

【００４７】ｍｕｘ１０００は、数回エミュレートさ
れ、その場合に毎回テスト発生プロセスにおける各ステ
ップに対して形成される特別のゲートモデルを使用す
る。二つのタイプのゲートモデルを使用することが可能
であり、即ちそれらのモデルはＸ状態モデルと欠陥状態
とすることが可能なモデルである。簡単なゲートレベル
ロジックモデルを使用してその環境をエミュレートす
る。

【００４８】ターゲット装置の説明：Ｍｕｘ１０００は
６４本の入力線（ＩＮ００−６３）と６４本の出力線
（ＯＵＴ００−６３）を有している。入力ラッチ回路１
００２が各入力線に対して設けられており、それはラッ
チ１００４と出力ドライバ１００６とを有している。各
出力線に対する出力ラッチ回路１００８は、出力ラッチ
１０２８を駆動する選択的にアドレス可能な８：１ドラ
イバ１０２６へデータを供給する８個の選択的にアドレ
ス可能な８：１ドライバ１０１０−１０２４からなるバ
ンクを有している。

【００４９】入力イネーブルゲート１０３０は、ドライ
バ１０３２を介してイネーブル信号を供給し、入力線Ｉ
Ｎ００−６３上のデータを、入力イネーブル信号（ＩＥ
Ｎ０，ＩＥＮ１）に応答して入力イネーブル（ＩＥＮ）
時間においてそれぞれの入力ラッチ回路１００２内へラ
ッチさせる。出力イネーブルゲート１０３４は、入力ラ
ッチ回路１００２からのデータを、出力イネーブル（Ｏ
ＥＮ）時間において選択した出力線（ＯＵＴ００−６
３）内にイネーブルさせる。ラッチされた入力（ＩＮ０
０−６３）及び出力（ＯＵＴ００−６３）線は、データ
分配パイプラインのステージを表わしている。入力線上
のデータの経路付けを行なうそれぞれの出力線が、選択
された出力線に対して選択された入力線のアドレスを選
択レジスタ１０３６内に書込むことにより選択される。
書込みイネーブル信号ＷＲ、チップイネーブル信号ＣＥ
及びストローブ信号ＳＴＢが低状態である場合には、ラ
インＡＤＲＳ０：５上の出力信号に対応してデコーダ１
０２４がラッチ１０３８をイネーブルさせる。データバ
スラインＤＢ０：５上の入力線アドレスがイネーブルさ
れたラッチ１０３８内に供給されて、適宜のドライバ１
０１０−１０２６をイネーブルさせる。読取りイネーブ
ル信号ＲＤ、チップイネーブル信号ＣＥ及びストローブ
信号ＳＴＢが全て低状態である場合には、デコーダ１０
４６がラインＡＤＲＳ０：５上に表われる出力線アドレ
スをデコードする。ｍｕｘ１０００の出力線が接続され
ているｍｕｘ１０００の入力線を表わす対応するラッチ
１０３８におけるデータが、ゲート１０４０及び１０５
０を介してデータバス出力線ＤＢＯＵＴ０：５へ供給さ
れる。

【００５０】環境の説明：Ｍｕｘ１０００は高ピン数メ
モリチップＡＴＥシステムにおけるユーザが特定したピ
ンに対してアルゴリズミックパターン発生器（ＡＰＧ）
パターンの経路付けを行なう。この環境は、ピン選択情
報を書込むためのＣＰＵを有している。図１１のブロッ
ク図は、ｍｕｘ１０００の意図した環境を示している。
ロジックパターン（ＰＴＲＭ−１など）が、パターン選
択ロジック１１００によりｍｕｘ１０００の１２ビット
Ｘアドレス線、１２ビットＹアドレス線、８ビットＺア
ドレス線及び３２ビットデータ（Ｄ）線への経路付けが
行なわれる。これらのパターンは、ＤＵＴの条件により
決定される。パターン選択ロジック１１００からのアド
レス線及びデータ線は、ｍｕｘ１０００によって、メモ
リＤＵＴ１１１０のピンへ接続されているテスタ１１０
５のピンドライバチャンネル内へマップされる。Ｍｕｘ
１０００はＣＰＵコントローラ１１１５の制御下にあ
る。図１１の環境はｍｕｘ１０００を完全に実行させる
のに必要なものよりも一層複雑であり、且つＡＰＧを擬
似的ランダムパターン発生器（ＰＲＧ）として機能する
６４ビットフィードバックシフトレジスタ１２０２で置
き換え且つｍｕｘ１０００へアドレス信号及びデータ信
号を供給することによりエミュレーション（図１２）に
対して簡単化させることが可能である。ＣＰＵコントロ
ーラ１２０４は、入力イネーブル信号及び出力イネーブ
ル信号を供給し且つｍｕｘ動作を制御する。レジスタ１
２０２は（負向）入力イネーブルパルスの上昇端上でク
ロック動作され、従ってそれはｍｕｘ１０００の入力レ
ジスタがラッチされた後にのみ状態変化を開始させる。
環境エミュレーションは擬似的ランダムパターンを形成
し且つそれらをｍｕｘ１０００を介して伝播させる。特
別の場合には、レジスタ１２０２を他のパターン発生源
（例えば、カウンタ）と置換させることが可能である。

【００５１】テストはｍｕｘ１０００を介しての全ての
可能な接続を保証せねばならないので、主要なエミュレ
ーション問題はＣＰＵ１２０４の制御タスクに存在して
いる。ＣＰＵ１２０４の制御メカニズムは、パターン選
択ロジック１１００（図１１）の如くに動作せねばなら
ず、例えば、一つのｍｕｘ入力を全てのｍｕｘ出力へ経
路付けを行ない、二つのｍｕｘ入力を交番動作させ、又
は種々の態様で全てのｍｕｘ入力を全てのｍｕｘ出力へ
分布させる。これら全ての動作は、ＣＰＵ１２０４の制
御下にある読取り及び／又は書込みプロセスにより同期
される。

【００５２】図１３はＣＰＵ制御部分１２０４のブロッ
ク図である。バスサイクル発生器／カウンタ１３００が
エミュレーション動作が開始された場合に読取りサイク
ル又は書込みサイクルの何れがイネーブルされるかを決
定する外部「モード」ビット（ＭＯＤＥ１及びＭＯＤＥ
２）により制御される。エミュレーション動作は、初期
化の後に信号ＥＮＢＬによりＣＰＵクロック１３０２が
イネーブルされる場合に開始される。「モード」ビット
及び信号ＥＮＢＬは、環境励起８１０に対応しており、
且つ格納されたセットアップデータからの励起発生器３
４５（図３）により発生される。幾つかの異なった励起
パターンが励起発生器３４５により発生され、その各々
は例えば読取り−書込みサイクルを実行するためのＣＰ
Ｕコマンドなどの環境イベントを表わしている。

【００５３】データバス発生器１３０４は、データバス
線ＤＢ０：５上の活動パターンを発生するためにカウン
タを有している。アドレスバス発生器１３０６はアドレ
スバス線ＡＤＲＳ０：５上に活動パターンを発生するカ
ウンタを有している。データバス線ＤＢ０：５は、アド
レスバス線ＡＤＲＳ０：５上に選択されたｍｕｘ出力へ
接続されるべきｍｕｘ入力を選択するために使用され
る。初期化期間中に、データバス発生器１３０４及びア
ドレスバス発生器１３０６が発生器３４５からの環境励
起と共に、実行されるべき条件を決定する励起発生器３
４５からのスタートカウント及びカウントレートの値で
ロードされる。例えば、一つの条件は、ｍｕｘ入力のｍ
ｕｘ出力への種々の割当が動作可能であるかどうかをチ
ェックすることである。データバス発生器１３０４及び
データバス発生器１３０６の異なったカウントレート値
が、何本のｍｕｘ出力線が各選択されたｍｕｘ入力線へ
接続されるか、即ち各データバス変化に対して幾つのア
ドレスバス変化が発生するかを決定する。発生器１３０
４，１３０６のスタートカウント値は、どのｍｕｘ出力
線が最初に選択されたｍｕｘ入力線へ接続されるかを決
定する。バスサイクル発生器／カウンタ１３００が、信
号ＷＲ，ＣＥ，ＳＴＢ，ＲＤを供給し、データバス信号
ＤＢ０：５を駆動する発生器１３０４及びアドレス信号
ＡＤＲＳ０：５を供給する発生器１３０６を駆動し、且
つＣＯＵＮＴＣＯＭＰＬＥＴＥ信号を制御プロセサ３
５５（図３）へ供給してテストシーケンスの終了を知ら
せる。

【００５４】装置初期化：プロダクション（製造）回路
の場合と同じく、装置エミュレーションの初期的（パワ
ーオン）状態は、通常、予測不可能なプロセスパラメー
タに依存する。エミュレーションの初期的状態は、ほと
んど確実にそれがモデル化する回路の初期的状態と一致
するものではない。その装置構成が適切な初期化回路を
組込んでいる場合には、初期化は問題となることはな
い。そうでない場合には、適切な初期化を確保するため
の方法を使用することが可能である。一つの方法は、エ
ミュレーションに適用された場合に装置の構成の全ての
ロジック要素を初期化するロジックシーケンスを画定す
ることである。

【００５５】別の方法は、状態情報と共に初期化情報を
格納し且つ伝播させることの可能な拡大モデル（例え
ば、ゲート、ラッチ及びフリップフロップのもの）を使
用して装置をエミュレートすることである。初期化の問
題は二つの形態をとり、即ち（１）不知の内部状態、及
び（２）不定状態データの伝播である。装置の初期化を
検証するために、Ｘ状態モデルがロジック信号と共に伝
播する「データ有効」項を組込む。Ｘ状態モデルは、装
置入力が状態を有する内部回路又はフィードバックを有
する回路から来る場合において必要とされるに過ぎない
が、全てのセルに対して使用することが可能である。図
１５はエミュレータラッチ１５０２，１５０４から構成
された単一ラッチのＸ状態モデル１５００を示してい
る。ラッチ１５０２の「Ｄ」入力線及び「Ｑ」出力線は
一次データ入力線及び出力線として作用する。Ｄａｔａ
ＯｕｔＶａｌｉｄ（データ出力有効）信号は、信号
Ｅｎａｂｌｅによるエミュレーションのスタート時に低
状態へリセットされる。なぜならば、データラッチの出
力は、データがそれにラッチ入力されるまで知ることが
できないからである。信号Ｅｎａｂｌｅが高状態へ移行
すると、ＤａｔａＩｎ（データ入力）がＤａｔａＯ
ｕｔ（データ出力）へ伝播し且つＤａｔａＩｎＶａｌ
ｉｄ（データ入力有効）がＤａｔａＯｕｔＶａｌｉ
ｄ（データ出力有効）へ伝播する。従って、Ｄａｔａ
Ｉｎが高状態である場合には何時もＤａｔａＩｎＶ
ａｌｉｄが高状態である場合には、ＤａｔａＯｕｔ
Ｖａｌｉｄは高状態に止どまる。

【００５６】図１６は、ＯＲゲート１６０２，１６０４
及びＡＮＤゲート１６０６，１６０８，１６１０から構
成されている単一のＯＲゲートのモデル１６００を示し
ている。Ｄ１及びＤ２は一次入力である。Ｄ１及びＤ２
に対する値が特定される場合に、ＤＯは有効である。Ｄ
１又はＤ２が高状態であると、ＤＯは高状態である。例
えば、Ｄ１が有効であるとして知られており（信号Ｄ１
Ｖが高状態にあることによって表わされる）且つＤ１が
高状態である場合には、ＡＮＤゲート１６０６が信号Ｄ
Ｏが有効であることを知らせるＯＲゲート１６０４を介
してデータ出力有効信号ＤＯＶを供給する。ＤＯＶがモ
デル１６００の下流側の次のゲートへパスされて、信号
ＤＯが有効であること、例えば不定ではないことを表わ
す。Ｄ２が高状態であるが有効であるか知られていない
場合（例えば、エミュレータハードウエアがパワーアッ
プされた場合）、Ｄ２Ｖは低状態である。なぜならば、
Ｄ２は、意図的に高状態へ駆動されていないからであ
る。Ｄ１が高状態から低状態へ移行する場合には、ＤＯ
Ｖも高状態から低状態へ移行し、ＯＲゲート１６０２か
らの信号ＤＯは有効なものとして信用することができな
いことを表わす。図１７は、モデル１６００と同様の態
様で動作する単一のＡＮＤゲート（ＡＮＤゲート１７０
２，１７０４，１７０６，１７０８とドライバ１７１
０，１７１２と、ＯＲゲート１７１４とで構成されてい
る）の初期化モデル１７００を示している。

【００５７】データ有効信号の機能は、モデル１５０
０，１６００，１７００の全てにおいて同一であり、デ
ータ条件がロジック装置に亘って有効であるか否かを表
わす。一次入力信号を受取るゲートのＤＯＶ信号は、そ
の入力の全てが既知であるので、真である。各ラッチの
ＤＯＶ項は、エミュレーションのスタートにおいてリセ
ットすることにより偽状態へセットされる。テストシー
ケンスが進行するに従い、全てのＤＯＶ信号が真状態で
ある点に到達し、その点において、装置全体の状態が既
知となる。図１５−１７のプリミティブ即ち原素からか
又は同様の態様でより複雑な要素が構成される。このプ
ロセスは、二状態エミュレータを三状態エミュレータへ
変換している。環境又は装置エミュレーションが開始す
る前に、システムリセットが発生し、従って格納要素又
はそれらからの伝播と関連する全てのＤＯＶ項がＦＡＬ
ＳＥ（偽状態）となる。初期化を有するエミュレーショ
ンは、通常のエミュレーションよりもより多くのハード
ウエア要素を必要とするが、実行時間のペナルティはな
い。一次入力により駆動されるゲートは拡大モデルを必
要とすることはない。

【００５８】欠陥エミュレーション：ターゲット回路の
二つのコピー（エミュレーションモデル）を形成する。
第一コピー（「良好な」エミュレーションモデル）は標
準的なロジックモデルから構成されている。第二コピー
（「欠陥状態とすることの可能な」エミュレーションモ
デル）が修正され、従ってその著しいサブセットが欠陥
状態とすることの可能なモデルで例示される。欠陥エミ
ュレーションの場合、「全ての可能な」欠陥を組込んだ
各セルのロジックモデルが使用される。この例の目的の
ためには、四つの異なった欠陥タイプが使用され、即ち
短絡されたスタックアット（ｓｔｕｋ−ａｔ）ＯＮＥ
と、短絡されたスタックアットＺＥＲＯ、開放スタック
アットＯＮＥ、及び開放スタックアットＺＥＲＯであ
る。短絡された欠陥は装置出力において存在し、従って
ネット上の全てのものがその欠陥を見る。開放欠陥は装
置入力におけるものであり、従ってその装置のみがその
欠陥を見る。

【００５９】図１８は、これらの欠陥タイプの何れかを
選択的に注入することを可能とする欠陥注入器１８００
を示している。「スタックアット（ｓｔｕｋ−ａｔ）」
ラインＳＡ０及びＳＡ１が両方ともＬＯＷ即ち低状態に
ある場合には、出力は入力に従う。「スタックアット」
ラインＳＡ１がＨＩＧＨ即ち高状態にある場合には、出
力は強制的にＨＩＧＨ即ち高状態とされる。「スタック
アット」ラインＳＡ０がＨＩＧＨ即ち高状態であると、
その出力は強制的にＬＯＷ即ち低状態とされる。結果注
入器１８００のコピーが欠陥注入が所望される場所にお
いて装置のエミュレーション内に導入される。例えば、
ｍｕｘ１０００の各ゲートに対して、相継いでそのゲー
トにおいて可能な欠陥の各々を活性化させるためのデコ
ーダと共に、上述したタイプの全ての可能な欠陥を組込
んだ欠陥モデルを形成する。ｍｕｘ１０００の詳細な構
成において１０個の異なったロジックセルが存在してお
り、各セルは多数の可能なスタックアット欠陥を有して
いる。以下の表は、ｍｕｘ１０００の各セルに対してセ
ルタイプ、スタックアット欠陥の数、使用カウント数、
及び全欠陥数をリストしている。

【００６０】セルセルタイプスタックアット欠陥使用カウント全欠陥数１ａｎｄ２ａａａｇ８７０５６０２ｏｒ０２ａａａｇ８３２４３ｏｒ０８ａａａｇ２０５４１０８０４ｏａｉ２１ｉｉｇ１４２２８５ａｎｄ４ｈａａｇ１２１８２１６６ｂｕｆｈｈａａｇ６１２９７７４７ｂｕｆｈｈｉｉｇ６７４４４４８ｍｕｘ８ｈａａｇ３６５７６２０７３６９ｄｅｃ２４ｅｉｇ１４２７２３８０８１０ｌａａｌａａｇ８５１８５１８０図１９は入力線「ｉ１」及び「ｉ２」において欠陥注入
器１９０２，１９０４を有しており且つ出力線「ｔ」及
び「ｃ」において欠陥注入器１９０６，１９０８を有す
るｍｕｘ１０００のＡＮＤゲート「ａｎｄ２ａａａｇ」
の欠陥モデルを示している。入力線ＦＳＥＬ，ＦＳ０，
ＦＳ１，ＦＳ２及び出力線Ｆ０−Ｆ７を有するデコーダ
１９１０が、適宜の欠陥コマンドをデコーダ１９１０へ
供給することにより任意の可能な欠陥を導入することを
可能としている。その他の欠陥注入技術を使用すること
も可能である。

【００６１】ある場合には、環境及び「良好な」装置モ
デルと全ての可能な欠陥を有する「欠陥状態とされた」
装置モデルとを同時的にエミュレートするのに十分なゲ
ートをゲートアレイが有するものではないことがある。
この場合には、一連の「欠陥状態とされた」装置モデル
を順次プログラムすることが可能であり、各「欠陥状態
とされた」装置モデルは「欠陥状態とされた」セルモデ
ルから構成されるそのセルの異なったサブセットと「良
好な」セルモデルから構成される残部とを有している。
最初の「欠陥状態とされた」装置モデルは、第一サブセ
ットのセルの全ての可能な欠陥を逐次的に注入するため
に使用される。次いで、エミュレーションを再度プログ
ラムし、従って第二サブセットのセルの全ての可能な欠
陥を逐次的に注入するために第二の「欠陥状態とされ
た」装置モデルを使用し、且つ全ての可能な欠陥の検査
が行なわれるまで同様の動作を行なう。再プログラミン
グ時間は小さく、従ってシミュレーションと比較された
場合に、エミュレーションの効率は高い状態を維持して
いる。

【００６２】図２０はどの様にして欠陥がシーケンシャ
ルに即ち逐次的に導入されるかを示したＡＮＤゲートの
欠陥状態とさせることの可能なエミュレーションモデル
２０００を示している。ＡＮＤゲート２００２はその入
力線ｉ１，ｉ２において欠陥注入器２００４，２００６
を有しており且つその出力線Ｏにおいて欠陥注入器２０
０８を有している。欠陥カウントデコーダ２０１０は、
セレクタ８２５（図８）内のカウンタ２０１２からの欠
陥カウントがインクリメントされる場合に、欠陥注入器
を逐次的に活性化させる。デコーダ２０１０は、イネー
ブルを有する３線乃至８線デコーダであり、それは記録
維持のために各欠陥の数値的割当を可能とする。デコー
ダ２０１４は、複数個の回路に対しての欠陥注入を可能
とするために付加的なカウンタビットをデコードする。

【００６３】欠陥注入デコード動作は、各欠陥モデルデ
コーダを２の羃へ拡大させ且つ使用していないカウント
を「欠陥なし」出力信号と関連付けることにより簡単化
される。その一例を以下に示す。

【００６４】欠陥カウント欠陥条件００ｉ２が０にスタック０１ｉ２が１にスタック０２ｉ１が０にスタック０３ｉ１が１にスタック０４Ｏが０にスタック０５Ｏが１にスタック０６欠陥なし０７欠陥なし欠陥カウント０６及び０７は欠陥を活性化させるために
は必要ではないので、それらはＯＲゲート２０１６へ供
給され、該ゲートは「欠陥なし」出力信号を与える。Ｏ
Ｒゲート２０１６は二つの欠陥出力の場合へ接続するこ
とが可能な状態（スイッチ２０１８及びスイッチ２０２
０により）として示してあり、モデル化される回路がそ
の特定の欠陥に露呈されない場合には、これらの欠陥を
特定のモデルの場合においてディスエーブルさせること
が可能であることを表わしている。入力欠陥の場合は、
同様にディスエーブルさせることが可能である。他の欠
陥状態とさせることの可能な回路モデルからの欠陥なし
信号と結合されて、ＯＲゲート２０１６の「欠陥なし」
出力信号は、欠陥検知解析によりエミュレーションテス
トシーケンスをアボート即ち中断するために使用され
る。

【００６５】エミュレーションシステムの動作：エミュ
レーション及び選択したロジックアナライザ接続をエミ
ュレーションハードウエア内にローディングした後に、
モードビット及びその他の初期化値がセットされ且つＣ
ＰＵクロック１３０２（図１３）がイネーブルされて動
作を開始する。ＣＰＵクロック１３０２は信号ＥＮＢＬ
によりゲート動作され、バスサイクル発生器／カウンタ
１３００及びその他の回路の同期的動作を確保する。ｍ
ｕｘ１０００のエミュレーションモデルのデータ経路ラ
ッチクロック動作も、バスサイクル発生器／カウンタ回
路１３００により駆動され、従ってデータ流れプロセス
はｍｕｘ経路選択と適切に同期される。バスサイクル制
御は読取り（ＲＤ）、書込み（ＷＲ）、ストローブ（Ｓ
ＴＢ）、チップイネーブル（ＣＥ）信号を発生し且つエ
ミュレートされるｍｕｘ選択レジスタの各々を所定の値
で相継いでロードしｍｕｘデータ経路を活性化させる。

【００６６】エミュレーションシーケンスに対するタイ
ミング線図を図１４に示してある。このシーケンスは、
「スタートボタン」の押し下げに対応するイネーブル信
号ＥＮＢＬ１４０２により開始される。初期化シーケン
ス１４０４が、ｍｕｘエミュレーションの６４個の全て
の選択レジスタを、独立したアドレスコードデータ値で
書込み、読戻し経路を使用してその値を検証し、次いで
各レジスタに対してデータ値の補元を書込み且つその補
元値を検証する。このことは、ｍｕｘ選択レジスタの各
入力がｍｕｘの只一つの出力にのみ接続し且つ全てのプ
ログラムビットが機能することを確保する。この初期化
シーケンスの後に、ｍｕｘエミュレーションの各出力は
ｍｕｘエミュレーションの別の入力経路へ接続される。
次いで、フィードバックシフトレジスタ１２０２によっ
て、データバースト１４０６（１０２４個の擬似的ラン
ダム発生器サイクルを有している）がｍｕｘエミュレー
ションへ供給され、それは全ての内部ｍｕｘ入力が接続
されていることを確保することに近付く。ある特定のデ
ータ経路に対して、１０２４サイクルの間何ら変化が発
生しないことが可能であるので、その経路上のスタック
アットフォールト（ｓｔｕｃｋ−ａｔ−ｆａｕｌｔ）条
件はこの段階においては検知されない。この欠陥カバレ
ッジの証明は、欠陥シミュレーション時間まで繰延べら
れる。

【００６７】テストの残部に対して、ｍｕｘ１０００に
おける多重化動作のレイヤの二レベル分離性は、各ラッ
チに対して００，１１，２２，３３，４４，５５，６
６，７７のオクタルコードを使用して、８サイクルの選
択及びデータ分布において完全なクロスポイント検証を
行なうことを可能とする。各値が全ての選択レジスタ
（ライン１４０８）内に書込まれ、次いでフィードバッ
クシフトレジスタ１２０２からの１０２４サイクルバー
ストの活動が実行される（ライン１４１０）。その様に
して構成されたテストシーケンスは、約１４，０００個
のテストベクタから構成される。この様なシーケンスを
ＶＥＲＩＬＯＧシミュレータにおいて実行する場合には
約１５，０００秒の時間がかかるものと推定される。こ
れと対照的に、クイックターンＲＰＭエミュレーション
システムを使用するエミュレーションでこの様なシーケ
ンスを実行する場合には、１００ミリ秒以下の時間であ
ると推定される。

【００６８】二つのエミュレーションモデル、即ち「良
好な」モデルと「欠陥状態とすることの可能な」モデル
とが環境エミュレーションによって並列的に駆動され
る。「良好な」モデルは、環境エミュレーションに応答
するために使用される。「良好な」モデル内には欠陥は
導入されない。エミュレータゲートの使用可能性が制限
されているので、最初の「欠陥状態とすることの可能
な」モデルを構成するサブセットのセルモデルのみが欠
陥状態とさせることが可能である。「欠陥状態とさせる
ことの可能な」モデルに対するセレクタ及びそれらを活
性化するロジックは、両方とも環境エミュレーション内
に組込まれている。欠陥選択ロジックは、各完全なテス
トサイクルの後にインクリメントされる欠陥選択インデ
ックスカウンタによって駆動され、「欠陥状態とするこ
との可能な」モデルを論理的に次のスタックアットフォ
ールトへ前進させる。最初の「欠陥状態とさせることの
可能な」モデルの全ての欠陥をエミュレートした後に、
エミュレーションシステムを再度プログラムして、異な
った組の欠陥のエミュレーションのために改訂した「欠
陥状態とさせることの可能な」モデルを包含する。欠陥
当り平均で１５ｍｓの時間が再プログラミングのために
必要であると推定される。

【００６９】計画された環境エミュレーション活動シー
ケンスを各欠陥に対して実行する。これら二つのモデル
の出力信号を排他的ＯＲ（ＸＯＲ）演算において結合さ
せ、活性化した欠陥が検知されたか否かを決定する。欠
陥選択インデックス、クロックサイクル数（テストベク
トル数）、及び欠陥検知時における不合格パターンを記
録する。この手順は、概念的には、従来の欠陥シミュレ
ーションと類似している。しかしながら、各相継ぐ欠陥
を活性化させ且つ完全な１４，０００個のベクトルから
なるパターンを実行するために必要な時間は１００ミリ
秒＋モデルローディングオーバーヘッドより短く、完全
なテスト等級付けプロセスは、約３２，５８０個の欠陥
挿入の場合に１時間未満であると推定される。

【００７０】エミュレーションは、テストベクトルセッ
トの増大及び検定プロセスをシミュレーションの場合よ
りも著しく時間のかからないものとしている。この例の
３２，５８０個の可能な欠陥がシミュレーションにおい
て個別的に注入される場合には、テストパターンによっ
て各欠陥が検知されたことを検証するために費やされる
１５，０００秒のシミュレーションが必要とされると共
に、約１２０，０００時間のシミュレーション時間が必
要とされる。欠陥シミュレーションは、勿論、この様な
態様で行なわれるものではなく、その代わりに例えば、
３０乃至６０時間のオーダーの処理を必要とすることが
推定されるアルゴリズムを使用する。

【００７１】テストベクトル発生及び実行：欠陥カバレ
ッジ検証の後に、ターゲット装置の「良好な」エミュレ
ーションを使用していまや完全に検証され且つ容認され
たシーケンスの活動バーストを動作させ、且つ各ブロッ
クサイクルに対する装置Ｉ／Ｏ境界において表われる装
置エミュレーションの入力及び出力論理ベクトルを記録
することにより、実際のテストパターンを記録すること
が可能である。例えば、「良好な」装置エミュレーショ
ンが装置７０５（図７）にとって代わり、且つ装置Ｉ／
Ｏ境界７４０における装置入力７３０及び装置出力７３
５が、環境７１０がテスト制御システム７２０により励
起される場合に、記録される。エミュレートされる装置
の入力ピン及び出力ピンの数が使用可能な記録能力を超
える場合には、ピンの活動は複数個の繰返しにおいて収
集することが可能である。記録されたロジックベクトル
シーケンスは、主要な努力を費やすことなしに、標準的
なＡＴＥへ直接的にポートさせることが可能である。

【００７２】装置タイミング及び競合条件：エミュレー
ションは装置タイミングに対して効果的なものではな
い。書込み可能ゲートアレイを使用する回路エミュレー
ションは、ターゲット装置よりも１０倍又はそれ以上遅
く動作する場合がある。多くの装置は潜在的な速度の問
題を有するものではないが（速度条件はエミュレーショ
ン処理速度よりも本来的に著しく低いものである）、タ
ーゲット装置の完全なる定格速度での動作の問題は顕著
なものとして残る。第一に、ソフトウエアにおける詳細
なタイミング解析が可能であり、且つ典型的に、タイミ
ングライブラリーモデルと関連した技術が必要とされる
が、完全なシミュレーションよりも著しく実行時間が短
い。第二に、特にタイミング解析のために設計された制
限型シミュレーションを使用して、製造した装置がター
ゲット速度で動作することを検証することが可能であ
る。最後に、その問題が特定の動作目標を達成するとい
うよりも速度の等級付けに過ぎない場合には、エミュレ
ーション検証に続いて装置を構築することが可能であ
り、且つ実行速度はビン処理目的のために決定すること
が可能である。何れの場合においても、製造テスト環境
における動作速度を確立するために従来のＡＴＥシステ
ムを使用することが可能であり、一方速度検証及びビン
処理のために従来のＡＴＥシステムを動作するために使
用されるべきテストベクトルセットを開発し且つ検証す
るために環境エミュレーションを使用することが可能で
ある。

【００７３】エミュレーション技術を使用してタイミン
グテストベクトルセットを開発し且つ検証することが可
能である。従って、この（多分もっと短い）ベクトルセ
ットをシミュレータ上で稼動させて、タイミングマージ
ン及び可能な装置速度を確立することが可能である。例
えば、ｍｕｘ１０００の場合、シャープに制限したベク
トルセットを有するＶＥＲＩＬＯＧシミュレーションを
使用して装置のタイミングを有効評価することが可能で
ある。タイミング有効評価シミュレーションにおいて費
やされる実際の時間は大きなものではなく、且つシミュ
レーション環境が既に全体的なターゲット装置設計を証
明し且つターゲットタイミングベクトルセットを証明す
るまで、シミュレーションはスタートする必要はない。
環境モデル及び装置モデルのＶＥＲＩＬＯＧシミュレー
ションへの変換は、標準的なベンダ供給ソフトウエアを
使用して実施することが可能である。

【００７４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】ＩＣをベースとしたシステムの設計において
従来使用される方法論を示した概略図。

【図２】システムにおけるＡＳＩＣのエミュレーショ
ンに対する従来のエミュレーションシステムを示した概
略図。

【図３】従来のインサーキットエミュレーションシス
テムの主要な要素を示した概略図。

【図４】図３のシステムにおけるエミュレーションソ
フトウエア機能を示した概略図。

【図５】従来の設計プロセスにおけるエミュレーショ
ンの使用状態を示した概略図。

【図６】図１の従来の設計プロセスに対する修正を施
した本発明の好適実施例に基づく方法を示した概略図。

【図７】本発明に基づく環境エミュレーション及び装
置エミュレーションを有するテストエミュレーションを
示した概略図。

【図８】本発明に基づいて選択的に欠陥状態とさせる
ことの可能なエミュレーションモデルと欠陥状態とさせ
ないエミュレーションモデルを使用した欠陥エミュレー
ションを示した概略図。

【図９】本発明に基づいて環境エミュレーションを使
用する実際のテストをテストする状態を示した概略図。

【図１０】６４×６４クロスポイントマルチプレクサ
を示した概略図。

【図１１】図１０のマルチプレクサの意図した動作環
境を示した概略図。

【図１２】エミュレーションのために簡単化した図１
１の動作環境を示した概略ブロック図。

【図１３】図１２のＣＰＵ制御部分を示した概略ブロ
ック図。

【図１４】本発明に基づいて図１０乃至１３のマルチ
プレクサ及び環境のエミュレーションシーケンスに対す
るタイミング線図を示した概略図。

【図１５】ラッチのＸ状態初期化モデルを示した概略
図。

【図１６】ＯＲゲートの初期化モデルを示した概略
図。

【図１７】ＡＮＤゲートの初期化モデルを示した概略
図。

【図１８】エミュレーションモデルにおける四つのタ
イプの欠陥の何れかを選択的に注入するための欠陥注入
器を示した概略図。

【図１９】図１０のクロスポイントマルチプレクサの
ＡＮＤゲートセルの欠陥状態とさせることの可能なエミ
ュレーションモデルを示した概略図。

【図２０】どの様にして欠陥を逐次的に導入すること
が可能であるかを示したＡＮＤゲートの欠陥状態とさせ
ることの可能なエミュレーションモデルを示した概略
図。

【符号の説明】

７００エミュレーションモデル７０５装置エミュレーション７１０環境エミュレーション７１５励起７２０テスト制御システム７２５ストローブクロック信号７３０装置入力７３５装置出力７４０装置入力／出力境界

Claims

【特許請求の範囲】

【請求項１】ターゲット論理回路用のテスト発生方法
において、（ａ）前記論理装置の第一エミュレーションを形成し、（ｂ）前記論理装置の第二エミュレーションを形成し、
尚前記第二エミュレーションは選択的に欠陥状態とさせ
る能力を有しており、（ｃ）前記第二エミュレーション内に選択的に欠陥を導
入し、（ｄ）前記第一エミュレーション及び第二エミュレーシ
ョンへテストベクトルからなるパターンを印加しその際
に前記第一エミュレーション及び第二エミュレーション
を実行し、（ｅ）シリーズのうちの各テストベクトルに応答して前
記第一エミュレーション及び第二エミュレーションによ
り発生される出力信号を比較してその際に前記出力信号
の間の差を検知することにより前記選択的に導入された
欠陥を検知し、（ｆ）前記選択的に導入した欠陥の検知に基づいて前記
第二エミュレーション内に導入された欠陥の記録を発生
し、（ｇ）一連の選択的に導入した欠陥の各々に対して上記
ステップ（ｃ）乃至（ｆ）を繰返し行なってその際に前
記一連の欠陥のうちのどの欠陥が前記第一エミュレーシ
ョン及び第二エミュレーションの出力信号の間の差を発
生したかを表わす記録を発生する、上記各ステップを有
することを特徴とする方法。
【請求項２】請求項１において、ステップ（ｆ）は、
更に、前記選択的に導入した欠陥が検知されるテストベ
クトルからなるパターンのうちの一つのテストベクトル
の識別を記録するステップを有していることを特徴とす
る方法。
【請求項３】請求項２において、上記ステップ（ｆ）
は、更に、前記選択的に導入した欠陥の検知に基づいて
前記出力信号の間の差を表わす信号を記録するステップ
を有していることを特徴とする方法。
【請求項４】論理回路装置をテストする方法におい
て、（ａ）前記装置内の複数個の可能な欠陥の各々に対する
エントリを有する欠陥辞書を用意し、前記各エントリは
テストベクトルパターンが前記装置の入力ピンへ印加さ
れた場合に前記装置の出力ピンにおいて前記欠陥が表示
されるテストベクトルパターンのテストベクトル及び前
記欠陥の性質を識別し、（ｂ）書込み可能ゲートアレイからなる複数個のゲート
をプログラミングすることにより前記装置のエミュレー
ションモデルを用意し、前記エミュレーションモデルは
前記装置の入力ピン及び出力ピンに対応した入力線及び
出力線を有しており、（ｃ）前記テストベクトルパターンを前記装置の入力ピ
ン及び前記エミュレーションモデルの入力線へ印加して
その際に前記装置及び前記エミュレーションモデルを動
作させ、（ｄ）前記印加されたテストベクトルパターンの各テス
トベクトルに対して、前記装置の出力ピンに表われる信
号を前記エミュレーションモデルの出力線において表わ
れる信号と比較して前記装置の出力ピンに表われる信号
と前記エミュレーションモデルの出力線に表われる信号
との間の差を表わす比較信号を発生し、（ｅ）前記差を検知した場合に、前記差が検知されたテ
ストベクトルの識別及び前記比較信号を記録し、（ｆ）前記ステップ（ｅ）において記録されたテストベ
クトルの識別を前記欠陥辞書エントリのエントリと比較
して前記差を発生することが可能な前記装置内の少なく
とも一つの可能な欠陥の性質を決定する、上記各ステッ
プを有することを特徴とする方法。
【請求項５】請求項４において、前記ステップ（ａ）
が、（１）前記論理装置の欠陥状態とさせないエミュレーシ
ョンモデルを形成し、（２）前記論理装置の欠陥状態とさせることの可能なエ
ミュレーションモデルを形成し、前記第二エミュレーシ
ョンモデルは選択的に欠陥状態とさせる能力を有してお
り、（３）前記欠陥状態とすることの可能なエミュレーショ
ンモデル内に一つの欠陥を選択的に導入し、（４）テストベクトルからなるパターンを前記欠陥状態
とさせないエミュレーションモデル及び前記欠陥状態と
させることの可能なエミュレーションモデルへ印加し、
その際に前記欠陥状態とさせないエミュレーションモデ
ル及び前記欠陥状態とさせることの可能なエミュレーシ
ョンモデルを動作させ、（５）シリーズの各テストベクトルに応答して前記欠陥
状態とされないエミュレーションモデル及び前記欠陥状
態とさせることの可能なエミュレーションモデルにより
発生される出力信号を比較し、その際に前記出力信号の
間の差を検知することにより前記選択的に導入された欠
陥を検知し、（６）選択的に導入した欠陥を検知した場合に、前記欠
陥状態とすることの可能なエミュレーションモデルの出
力信号内に前記選択的に導入された欠陥が表示されてい
るテストベクトルと前記欠陥状態とすることの可能なエ
ミュレーションモデル内に導入した欠陥の性質とを識別
する記録を発生し、（７）一連の選択的に導入した欠陥の各々に対して上記
ステップ（３）乃至（６）を繰返し行なってその際に前
記欠陥辞書を発生する、上記各ステップを有することを
特徴とする方法。
【請求項６】請求項４において、前記欠陥辞書の各エ
ントリが、更に、前記少なくとも一つの欠陥が表示され
る場合に前記装置の出力ピンに表われる欠陥パターンの
表示を有しており、本方法が、更に、（ｇ）前記ステップ（ｆ）において決定された性質の欠
陥を前記エミュレーションモデル内に導入しその際に欠
陥状態としたエミュレーションモデルを発生し、（ｈ）前記装置の入力ピン及び前記欠陥状態としたエミ
ュレーションモデルの入力線へテストベクトルパターン
を印加し、その際に前記装置及び前記欠陥状態としたエ
ミュレーションモデルを動作させ、（ｉ）前記ステップ（ｈ）において印加したテストベク
トルパターンの各テストベクトルに対して、前記装置の
出力ピンに表われる信号を前記欠陥状態としたエミュレ
ーションモデルの出力線に表われる信号と比較し、その
際に前記装置の出力ピンに表われる欠陥パターンが前記
欠陥状態としたエミュレーションモデルの出力線に表わ
れる欠陥パターンと同一であるか否かを決定する、上記
各ステップを有することを特徴とする方法。