JPH02201548A - データバスの保証のための方法および装置 - Google Patents

データバスの保証のための方法および装置

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JPH02201548A
JPH02201548A JP1304517A JP30451789A JPH02201548A JP H02201548 A JPH02201548 A JP H02201548A JP 1304517 A JP1304517 A JP 1304517A JP 30451789 A JP30451789 A JP 30451789A JP H02201548 A JPH02201548 A JP H02201548A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、−射的にはマイクロプロセッサベースの電
子システムのテストおよび障害追跡に関し、かつより特
定的には、メモリエミュレーション技術を用いるマイク
ロプロセッサベースの１システムの咳のテストおよび障
害追跡に関する。
発明の背景 消費者用および産業用製品の両方における複雑なマイク
ロプロセッサベースシステムの幅広い利用とともに、回
路の、特にそのようなシステムの核の、故障テストおよ
び診断の自動化が極めて望ましくなった。そのようなシ
ステムの核は、マイクロプロセッサ（７１Ｐ）それ自身
、およびマイクロプロセッサが正確に機能するために正
確に相互作用することが必要である関連のエレメント、
具体的にはメモリ、クロック、アドレスバスおよびデー
タバスに関連するということか当該技術においＣよく理
解されている。テスト装置によって核のエレメントがエ
ミュレートされる、いわゆるエミュレーティブテスタが
機能テストに関して一般的となったが、それはそれらが
、核が最小にさえ動作しない場合でも核の詳細な診断を
可能とするからである。
エミュレーティブテスタの１つの型は、ケイ・ニス参バ
ースカー（Ｋ、Ｓ、Ｂｈａｓｋａｒ）などに発行されか
つジョン・フルーグ・マニュファクチャリング・カンパ
ニー・インコーホレーテッド（Ｊｏｈｎ　　Ｆｌｕｋｅ
　　Ｍｆｇ、　　Ｃｏ、。
Ｉｎｃ、）に譲渡された、米国特許第４．４５５゜６５
４号において説明されたテスタによって例示される、マ
イクロプロセッサエミュレータである。
そのシステムにおいては、ＵＵＴ　　μＰを除去しかつ
テストシステムをＵＵＴのμＰソケットを介して接続す
ることによってＵＵＴへの接続がなされる。
別の型のエミュレーティブテスタはＲＯＭ　（またはメ
モリ）エミュレータである。ＲＯＭはＯＵＴデータおよ
びアドレスバスと直接交信し、かつＲＯＭソケットのピ
ン構成は比較的簡単であるので、ＲＯＭエミュレーショ
ンは望ましいと考えられる。ＲＯＭエミュレータはμＰ
のソフトウェア設計および動作検証における利用につい
てよく知られているけれども、故障検出および診断のた
めにはごく最近用いられるようになったばかりであり、
なぜならばテスト装置をそれが受取るテスト結果と同期
させるために、典型的には同期信号が利用できないから
である。１９８８年２月１９日に出願された、エム・エ
イチ・スコツト（Ｍ、　　Ｈ。
５ｃｏｔｔ）などの、米国特許出願第０７／１．５８．
２２３号、「マイクロプロセッサベースの７ベ子システ
ムのテストおよび障害追跡のためのメモリエミュレーシ
ョンの方法およびシステム」（ＭＥＭＯＲＹ　ＥＭＵＬ
ＡＴＩＯＮ　ＭＥＴＨＯＤ　ＡＮＤ　ＳＹＳＴＥＭ　Ｆ
ＯＲＴＥＳＴＩＮＧ　ＡＮＤ　ＴＲ０ＵＢＬＥＳＩ１０
０ＴＩＮＧ　ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ−ＢＡＳＩ
ＥＤ　ＥＬＥＣＴＲＯＮＩＣＳＹＳＴＰＭＳ）において
、この問題の解決法が開示され、かつここに引用によっ
て十分に援用される。そのテストシステムは、μＰベー
スのメインフレームおよびインタフェースボッド（ｐ　
ｏ　ｄ）を含み、それはまたμＰとＵＵＴのメモリソケ
ットとの両方に接続されるＢ　Ｐベースのシステムを同
様に含む。インタフェースボッドは、興味のあるバスサ
イクルの間に微細分解能同期信号パルスを供給するため
にＵＵＴ　　μＰに接続される特別な論理回路を含み、
それは先行技術のμＰエミュレーシジンによってＩＪＩ
されるそれと同じぐらい効果的である十分な障害追跡故
障分離を提供し、なぜならばμＰから抽出された高分解
能同期パルスはメモリソケットでアドレスおよびデータ
バスからモニタされる信号を分離しかり評価するために
、μＰ接続からであるのと同じ容易さで用いられること
ができるからである。また、その出願において開示され
たように、ＲＯＭエミュレーションはメモリエミュレー
ション（たとえば、いずれのメモリまたはメモリの一部
のエミュレーション）に−膜化してもよく、なぜならば
μＰベースのシステムにおける傾向は、ＲＡＭを増やし
、一方ＲＯＭを減らし、さらにＲＡＭで代替とすること
によってＲＯＭを完全に除去することであるからである
。それゆえ、また生産されてはいないが、それにもかか
わらず、電子マイクロプロセッサベースシステムアーキ
テクチャにおける現在の傾向に照らして予期できるシス
テムをテストするように、適切にテストシステムが一般
化されなければならない。
異なるテスト手順によって提供される機能性の確実性の
異なる程度を示す用語間の区別を理解することが重要で
あろう。ここで用いられる「検証（ｖｅｒ＋Ｎｃａｔ＋
ｏｎ）　Ｊという用語は、行なわれるべき後の手順を可
能とするのに十分である機能性の最小レベルを少なくと
も確かめることを示す。
「保証（または確証、妥当性検査ないし確認）（ｖａｔ
　１ｄａｔｌｏｎ）Ｊという用語は、もし故障が見い出
されなければ、保証された全体の構成が十分機能する（
　ｆ’ｕｎｃｔｆｏｎａｌ）と考えられてもよいという
ことを示す。「テスト（ｔｅｓｔ）　Ｊという用語は、
すべてのＣｆ在する故障が見い出されるであろうけれど
も必ずしも分離または識別されない手順を示すために用
いられる。ここで用いられる「診断（ＤＩａｇｎｏｓｌ
ｓ）Ｊは、すべての故障が見い出されかつ識別されるこ
とを示す。
ここに援用により引用される、ポルストラ（Ｐｏ１ｓｔ
ｒａ）などによる、上記で述べられた同時係属中の出願
、［マイクロプロセッサベースのシステムの診断を自動
化するための咳テストインタフェースおよび方法Ｊ　　
（ＫＥＲＮＥＩ、　ＴＥＳＴ　Ｉ　ＮＧＩＮＴＥＲＰＡ
ＣＥ　ＡＮＤ　ＭＥＴＩＩＯＤ　Ｉ’０１？　ＡＵＴＯ
ＭＡＴＩＮＣＤＩＡＧＮＯ８ＴＩＣ８ＯＦ　ＭＩＣＩ？
ＯＰ！？ＯＣ１’：５ＳＯＩ？−１３ＡｓＩ’：Ｄ　Ｓ
’／ＳＴＥＭ）において開示されたように、高度に自動
化されたテストおよび診断システムおよびノ）法が提供
され、そこにおいてデータバスはアドレスバステストお
よび診断の動作に先立って単に検証される。検証はデー
タバスの＋う）な機能性のより低い程度の確実性を提供
し、なぜならば、検証にとって、データバスは、アドレ
スバスのテストおよび診断を実行するのに十分に機能的
である（ｒｕｎｃｔｌｏｎａｌ）かどうかを決めるのに
必要な程度まで動作（ｅｘｅｒｃｌｓｅ）およびテスト
されるからである。特定的には、データバス線の少数の
みが正しく機能しなければならない。データバスのテス
トよりも検証を行なう理由は、同時係属中のポルストラ
などの出願において開示されたように、ＵＵＴの核の完
全な診断を行なうために必要とされる時間を減じるため
である。テストの単一の最も遅いエレメントは、上位の
データバスのテストであり、それはデータバスのテスト
および診断のためにテストシステムのオペレータによる
手動のブロービング（ｐｒｏｂｉｎｇ）を必要とした。
メモリエミュレーションによるテストの間に、核の状態
を反映する信号がエミュレーションメモリによってアド
レスから収集される。
それゆえ、データバスか正しく機能しない限り、そのよ
うな信号は見い出された故障がデータバスまたはアドレ
スバス上に存在するかどうかについて曖昧であろう。ア
ドレスバスのテストはブロービングを必要とせず、かつ
時間をあまり必要とせず、かつ故障が見い出されなけれ
ば、データバスおよびアドレスバスの両方が十分に機能
的であると見い出されるであろう。したがって、アドレ
スバスのテストの後にかつそれから核内のｔｉｑらかの
点において故障が示されたときのみ、データバスのテス
トを行なうことが所望である。さらに、ブロービングを
排除できることが所望なままであり、なぜならばそれは
時間がかかり、かつテストシステムのオペレータの側に
より多い技術を必要とするからである。
発明の目的 したがって、この発明の目的は、データバスの線をプロ
ーブする要件なしにデータバス保証を行なうマイクロプ
ロセッサベースのシステムをテストするための装置を提
供することである。
この発明の別の目的は、ブロービングなしに披テストマ
イクロプロセッサベース分システムの全体のデータバス
の保証のための方法を提供することである。
この発明のさらなる目的は、マイクロプロセッサベース
のシテスムをテストするだめの装置において、もしデー
タバスにおいて故障が報告されなければ、データバス診
断に先立ってアドレスバステストおよび診断が行なオ）
れることを可能とするためのデータバスの前進／非前進
（ｇｏｌｎＯ′ｇｏ）テストとして機能するであろうテ
スト刺激ルーチンを提供することである。
この発明のさらに別の目的は、マイクロプロセッサベー
スのシステムをテストするための装置において、保証ル
ーチンのプロセスにおいて故障が見い出されなければ、
データバス診断のための必要性を除去する保証ルーチン
を提供することである。
発明の開示 この発明は、メモリエミュレーションによってマイクロ
プロセッサベースのシステムの核のデータバスのテスト
および保証のための装置に向けられ、それはデータバス
の保証のための方法を含む。
第１に、ロード動作が行なわれて、データバス内の線の
数の２分の１に等しい数のビットを含む第１のビットパ
ターンをデータバスの第１の複数個の線上に強制する。
次に、ロード動作が第２のビットパターンに行なわれ、
それは残余のデータバス線によって（Ｒ成される第２の
複数個のバス線を介する前記第１のビットパターンの補
数（ｃｏａ＋ｐｌｃｓａｎｔ）である。そうすると、第
１および第２のビットパターンが比較され、かつもし第
２のビットパターンが第１のビットパターンの補数でな
ければ信号が発生される。これらのステップは好ましく
は多数回繰返される。それから、類似の態様で、データ
バス内の第３の複数個の線を介してデータバス内の線の
数の２分の１に等しい数のビットを含む第３のビットパ
ターンのロード動作が行なわれ、かつデータバス線の残
余のものによって構成される第４の複数個のバス線を介
して第３のビットパターンの補数ではない第４のビット
パターンのロード動作である。それから前記第３および
第４のビットパターンが比較され、かつもし第４のビッ
トパターンが第３のビットパターンの補数でなければ信
号が発生される。これらのステップもまた好ましくは多
数回繰返される。データバスはそれから比較の結果に基
づいて保証され得る。
明らかなように、おそらく単一の動作において、第１お
よび第２のパターンが同時にロードされることができ、
それは便利であり、第３および第４のパターンでも可能
なとおりである。しかしながら、もし第２および第４の
パターンがストアされるよりもむしろ第１および第３の
パターンからそれぞれ発生されれば、そうすることは便
利でないかもしれない。
マイクロプロセッサベースのシステムの核をテストする
ための装置においてこのルーチンを実現化することによ
って、データバスが完全に保証されることができ、かつ
全体のテスト手順が大きく促進されることができ、なぜ
ならば、もし故障が報告されなければデータバス線のブ
ロービングのための必要性を保証ルーチンが除去するか
らである。
この発明の上記のおよび他の目的は、添付の図面を参照
してこの発明の以下の詳細な説明から当業者には明らか
となるであろう。
この発明を実施する最良のモード 概要 この発明の概要として、第１図を参照すると、ＵＵＴ１
４に接続されたテスト装置は、メインフレームプロセッ
サ１０を含み、それはコンパクトなハウジング内に配置
されかつキーボード２０、プローブ３２およびデイスプ
レィ２２、インフッ二一スポッド１２、同期モジュール
アダプタ１５０およびＵＵＴ１４のメモリ構成に依存し
て少なくとも１つのメモリモジュール１００（２つが示
される）を含む同期モジュール１５０を含む。メモリモ
ジュール（単数または複数）は多重導体ケーブル９２お
よびＵＵＴメモリソケット７２に対応するプラグによっ
てＵＵＴに接続する。第２図は第１図において示される
システムの相互接続を略図的に示し、複数個のハウジン
グ内の装置の好ましい配列を示す。システムの素子の特
定の明確な表示が、オペレータの便宜のために好ましく
示されるが、示されるよりもより多いまたはより少ない
素子にパッケージされ得ることを理解するべきである。
たとえば、ボッドはメインフレームと同じハウジング内
に全体が含まれ得る。第２図において、メモリモジュー
ルはＵＵＴメモリのために電気的に代用され、それは物
理的起き換えかまたはＵＵＴメモリを不能化する下での
並列接続によってであり、同期モジュールがＵＵＴ回路
内の適所に残されるμＰに接続されることもまた注目さ
れる。
この発明の保証ルーチンは、刺激ルーチンを含み、それ
は、データバス、または、保証されるべきデータバスの
一部の半分の幅であるビットパターンを、言わば、デー
タバスのまたはそれの一部の下位の線を介して通過させ
ること、および、データバス、またはその一部の上位の
線を介して同じビットパターンまたはそのビットパター
ンの補数を通過させること、およびそれぞれ上位および
下位の線上で受取られたビットパターンを評価してビッ
トパターンが互いの補数であるかまたはそうでないかを
決めることを含む。パターンは両方が真および補のパタ
ーンであるので、評価の異なる結果はデータバスの全体
の幅を保証するのに十分である。
詳細な説明 この発明の上記の短い概要を念頭に置いて、前の、同時
係属中の出願において説明されたシステムの動作がこの
発明を構成する向上物の動作を理解するための背景とし
て再検討されるであろう。
テストシステムは、バステストプリミティブ、データ刺
激プリミティブおよびアドレス刺激プリミティブを含む
複数個の新規の手順を含み、それは個々にＦ記に要約さ
れるであろう。これらのプリミティブの各々はμＰベー
スのシステムの核の特定の部分をテストするためのユー
ティリティを有し、かつこの発明に従うシーケンスで利
用されるとき、これまで利用されてきたよりも、より速
い速度でかつより大きなオペレータの便利さを伴ってよ
り高い程度の自動化されたテストおよび診断を可能とす
る。
バステストプリミティブがテスト装置のメインフレーム
内のプログラムによって実行される。バステストプリミ
ティブの主要機能は、μＰが核内で基本的な読出および
書込動作を行なうことができるかどうかを決めることで
ありかつｔｌｌ−一の読出しおよび書込みだけで成るこ
とができる。もし成功であれば、μＰが少なくともメモ
リ、この場合はエミュレーションメモリにアクセスする
ことができ、データバスを介してビットパターンを受取
りかつそのビットパターンをアドレスバス上に１近き、
そこでそれがボッドによって受取られかつモニタされる
ことができるということが知られるであろう。しかしな
がら、テスト装置がングネチャの発生によってデータお
よびアドレスバスの診断を行なうので、好ましい実施例
において、バステストプリミティブは、ブートメモリに
対応するデータおよびアドレスバスの部分を動作させる
（ｅＸｅｒｃｉｓｅ）ように設計されたプログラムとし
て実現される。単一の動作または動作のシーケンスとし
て実現されても、バステストプリミティブがデータおよ
びアドレスバスを含む線について、またはこれらの線ま
たはそれらの線の一部分上に置かれることができるビッ
トの組合わせに関してさえも徹底的（ＣχｈａｕｓＨｖ
ｃ）ではなく、かつこうして前進／非前進テストとして
迅速に機能できることが重要である。
データ刺激プリミティブは、バステストプリミティブよ
りもμＰの動作性のより低いレベルで実現され、特定的
には、μＰを繰返してリセットすることによってであり
、その機能はバステストプリミティブの実行に先立って
テストされているであろう。リセットで、ｌｔ　Ｐがブ
ートメモリ内の第１の位置にアクセスし、かつそこにス
トアされたビットパターンを検索する。データ刺激はプ
ログラムではないが、しかし各リセットごとにブートメ
モリの第１の位置内のビットパターンを変更することに
よって実行される。この機能はいわゆるベクトル化され
たリセットおよびエグゼキュート・オン・リセット型の
マイクロプロセッサの両方に対して共通であることに注
口することが重要である。いずれの型のμＰでも、メモ
リから検索されたビットパターンがデータバスで通信さ
れかつアドレスバス上に現われるであろう。リセットの
間に、ブートメモリの第１の位置の初期読出しの間に同
期パルスがμＰによって発生され、それは同期モジュー
ルによって捕捉され、ボッドへ通信されかつデータバス
上に現われる信号を評価するために用いられ、それはデ
ータバス線シグネチャを収集するためのブロービングま
たは非プロービングテストのいずれかによってである。
後者は、チップ選択線をモニタしながら、ビットパター
ンの徹底的なデータ刺激シーケンスを用いるバステスト
に類似の手順によってなされる。データ刺激シーケンス
は、それが一連の本質的に任意のパターンからなるとい
う意味において徹底的であるが、それらは、それにもか
かわらず、データバスの各線上に待合°のシグネチャが
発生されるであろうように選択される。バステストプリ
ミティブの説明でメモリブートスペースにλ・ｌして言
及されたように、チップ選択線（それはアドレスバス上
の高位ビットの論理関数である）が、ブートスペース位
置を介して循環するときもし１つまたはそれ以上の高位
ビットが予期されるように０でないときのみ、誤りを反
映し、かつもし１つまたはそれ以上の、シロ位バス線が
接地に連結されていてさえ、前進／非前進テストが通過
させられるであろう。同じように、予期されるようなチ
ップ選択信号の存在または不（ｊ在が、データ刺激シー
ケンスを行なう間に、高位線の１つがラッチされるかど
うかを反映するであろう（たとえば、接地に短絡される
）。
もしこのテストが通過させられると、データバスの線が
別のデータバス線に結ばれた、結線欠陥のみが、残るで
あろう。これは後にブロービングによって診断されるこ
とができる。しかしながら、この発明に従えば、この点
においてデータバスを保証することが好ましく、それに
よって、もし保、証ルーチンによって故障が報告されな
ければ、データバスは十分に機能的であるということが
わかるであろう。
データバスのテストまたは診断の後、アドレスバスのテ
ストがデータ刺激プリミティブと同じ刺激シーケンスを
用いて行なわれてもよい。しかしながら、これは、これ
らのビットパターンを用いて読出／書込命令のプログラ
ムされたシーケンスを行なうこと、およびプローブ、ま
たは好ましくは、そこからラッチされたまたは結ばれた
線が推論されてもよい分析（ａｎａｌｙｓｉｓ）メモリ
内においてのいずれかでシグネチャを収集することによ
ってなされる。上記で指摘されたように、アドレス線の
徹底的なテストか刺激シーケンスにおける制限された数
のビットパターンのみを用いて行なわれることができる
。−〇、アドレスバス線がこうして十分に診断されると
、データ線の十分な診断が可能であろうし、なぜならば
データバス線上に現われるいずれの欠陥でもがアドレス
バス線上にも反映されるであろうからである。アドレス
バス線か十分に診断されたので、気付かれるいかなる故
障でもが特定のバスへ分離されるであろう。エグセキュ
ート・オン・リセットプロセッサに対して、アドレス刺
激プリミティブを行なうためのプログラムが単一の命令
であり得ることに注口することが役立つ。第１の命令の
アドレスに対するブート位置アドレスを見る、ベクトル
化されたリセットプロセッサに対して、アドレス刺激プ
リミティブは典型的には命令を全く必要とせず、所望の
ビットパターンはリセットベクトル位置でエミュレーシ
ョンメモリ内に単に置かれる。
全体のシステムおよび方法の状況において上記で要約さ
れたプリミティブの要点を繰返すと、μＰベースのシス
テムの核のテストを行なうことが所望であるとき、エミ
ュレーションメモリがテストされるべきユニットのメモ
リの代わりを電気的にし、かつ同期モジュールが導体１
４０（第３図）によってμＰのタイミング情報および強
制ピンに接続される。テスト手順が開始されるとき、成
るチエツクがなされて下記に詳細に列挙されるであろう
ように、核のエレメントにパワーが供給されたことを確
かめる。それからリセットオーバドライブチエツクが行
なわれて、ボッドが実際にμＰのリセットを開始し得る
かどうかが決められ、かつ同期モジュールによってモニ
タされてリセット線が最初に活性状態になりそれから非
活性状態になるかどうかが決められる。μＰの実際のリ
セットはこのステップにおいてチエツクされず、しがし
そうすることができるべきである１６号がμＰの適当な
ビンに存在するたけである。
次に、同期モジュールが評価されるμＰのクロック信号
を捕捉する。もしμＰクロック信号がボッドによって受
取られなければ、付加的なチエツクがクロックになされ
て、それが遅いかまたは短絡されたか、および強制線上
の信号の予期されない値のためなのかを決める。
この点において、７ｔＰそれ自体上ではテストは行なわ
れなかったが、しかし十分に信号が検証されてそのよう
なテストが今行なわれてもよいことを決める。これらの
テストの最も基本、μＰリセット、かりセット線をオー
バドライブしかつアドレスデコーダ８０からのブートメ
モリ位置に対応するチップ選択線上のチップ選択信号を
捜すことによって今なされる。もし成功であれば、ブー
トメモリの第１の位置をアクセスするためにアドレスバ
スの低位の線上の正しい信号をチエツクする目的のため
にμＰが再びリセットされるであろう。
この手順は今、バステストのシーケンス、および上記で
略述されたようにデータおよびアドレス刺激プリミティ
ブのシーケンスを進めるために核の十分な機能性を検証
したであろう。もし今までに行なわれたテストのいずれ
かが欠陥を示せば、μＰからのリセットよりも複雑また
は高いレベルの機能を必要とせずに、特定の核の故障が
明白に示されたであろう。上記で略述されたバステスト
は、それの第１の（かつおそらく唯一の）サイクルにお
いて、核の残余、読出しおよび書込動作を十分にテスト
しかつ診断するために必要な唯一のさらなる機能を検証
するであろう。同期モジュールによって発生された高分
解能同期パルスのために、興味のあるバスサイクルが分
離されることができ、かつバスの評価が線を動作させる
ことを課された刺激パターンに応答して発生されたシグ
ネチャに従って行なわれ得ることもまた考慮されるべき
である。たとえば、ポルストラなどの出願において開示
されたように、１２ビツトパターンのみが、バスを十分
に診断するために各線ごとに独特のシグネチャを発生す
るためにバス内の３２の線を動作させるために刺激プリ
ミティブにおいて必要であるので、テスト速度のかなり
の増加が達成され得る。
第４図を特に参照すると、データバス保証ルーチンは、
エミュレーションメモリからビットパターンをアクセス
することおよびそのパターンをデータバスの部分上に置
くことを含む（４０１）。
それからビットパターンの補数が好ましくはビットパタ
ーンからμＰによって発生され（４０２）、かつデータ
バスの別の部分上に置かれる（４０３）。データバスの
２つの部分の比較がそれから比較され（４０４）かつも
し２つのビットパターンが互いの補数でなければ信号が
発生される。この結果は直ちに報告され得るが好ましく
はビットパターンのシーケンスにわたって収集される（
４１０）。これらのステップは好ましくはパターンの予
め定められたシーケンスを介して繰返される。このシー
ケンスは動作の単一の連続において行なわれる必要はな
り、シかしステップ４０６ないし４０９の類似の連続で
割込みまたはインクリーブされ得る。
データバスの保証のプロセスは、好ましくはビットパタ
ーンの第２のシーケンスから、データバスの一部上にビ
ットパターンを置くことによって続けられる（４０６）
。前のシーケンスとは異なる、このシーケンスにおいて
、同じビットパターンがデータバスの第２の部分上に置
かれる（４０７）。比較が再びなされ（４０８）、かつ
比較の結果が収集される（４１１）。これらのステップ
はそれから好ましくはパターンの第２のシーケンスを介
して繰返される（４０９）。
両方のシーケンスが完了されたとき、収集された比較結
果４１０および４１１が評価され、かつもし第１の連続
がすべての補数を報告し、かつ第２の連続が何も報告し
なければ、データバスが保証されたと考えられる。
この発明に従いかつ再び第３図を参照すると、導体１４
０はリセット線および他の線に接続され、その上におい
てＵＵＴ、＋７Ｐの動作状態（状態ビン）を反映する信
号が現われるであろう。たとえば、８０３８６プロセツ
サ上で、これらの線はＨＯＬＤ、ＨＬＤＡ　（応答保持
）、ＴＦ下、ｒ丁Ｉぎ■、ＣＬＫ２、およびＲＥＳＥＴ
線であろう。
これらの信号は線１４０を介してバッファ１５２によっ
て受取られ、かつバスサイクルステートマシン２００へ
の人力としてケーブル９０を介してボッドへ伝送される
であろう。バスサイクルステートマシン２００はメイン
フレーム１０の制御の下でこれらの信号に関して論理演
算を行なうであろうし、それに応答して同期１３号を発
生する同期パルス発生ステートマシン２０２を制御する
ための制御信号を発生する。この同期信号はメインフレ
ーム１０へ送られ、それはそこから制御信号を発生し、
それは示されるボッドの様々な部分へ、とりわけアナラ
イザＲＡＭ６２へ戻される。
アドレス追跡を分析するためのａｉｔｇはバステストプ
リミティブからの追跡を分析するために用いられるそれ
と同じものである。これは、ここに引用により援用され
る、この出願の論受入に譲渡されたジエイ・ポルストラ
による［メモリアクセスの分析に基づく該回路の自動検
証（＾Ｌｌ’「ＯＭＡＴＩＣＶＥｌ？ＩＰＩＣＡＴＩＯ
Ｎ　　０１’　　ＫＥＲＮＥＬ　　ＣＩＲＤＵＩＴｌ？
Ｙ　　１３ＡｓＥＤ　　ＯＮ＾ＮＡＩ、ＹＳＩＳ　ＯＦ
　ＭＥＭＯＩ？Ｙ　ＡＣＣＩ’：５ＳＥＳ月の開示にお
いてより十分に説明される。
この発明の好ましい実施例に従うと、１０ビツトパター
ンが２つのシーケンスの各々において用いられる。一方
のシーケンスはビットパターンの各々およびそれの補数
をデータバスの完全な幅上に強制する。これらのパター
ンは、（ＨＥＸ表記法において）好ましくは、 ＄ＦＦＦＦ０ＯＯＯ＄０ＯＦＦＦＦＯＯ＄０ＦＯＦＦＯ
ＦＯ＄３３３３ＣＣＣＣ＄５５５５ＡＡＡＡ　　　　＄
ＡＡＡＡ５５５５＄ＣＣＣＣ３３３３＄ＦＯＦＯＯＦＯ
Ｆ＄ＦＦ０ＯＯＯＦＦ　　　　＄０００ＯＦＦＦＦであ
る。
他方のシーケンスは各ビットパターンおよびそのビット
パターンの真の複製（ｒｃｐｌｊｅａＬＩｏｎ）を同じ
態様でデータバス上に強制するであろう。これらのパタ
ーンは好ましくは、 ＄ＦＦＦＦＦＦＦＦ　　　＄０ＯＦＦＯＯＦＦ＄０ＦＯ
ＦＯＦＯＦ　　　＄３３３３３３３３＄５５５５５５５
５　　　＄ＡＡＡＡＡＡＡＡ＄ＣＣＣＣＣＣＣＣ＄ＦＯ
ＦＯＦＯＦＯ＄ＦＦ０ＯＦＦＯＯ＄００００００００で
ある。
これらのパターンは、少なくとも１つのパターンによっ
てすべてのデータ線の故障が検出されるであろうことを
保証するように選択される。検出されるであろう故障は
、たとえば、ハイまたはローのままである線および他の
線に結ばれた線である。もしパターンの１つのシーケン
スのすべてが１１１１補的に（ｃｏ＋ｎｐｌｃｎ＋ｃｎ
ｔａｒｙ）高いまたは低いオーダのビットパターンとし
て報告されかつ他のシーケンスが相捕的に高いまたは低
いオーダのビットパターンとして報告されない場合のみ
、データバスが保証されるであろうから、データバス線
の故障がバスとして間違って報告され得ることはないと
保証される。
この保証手順は、４ビツト、８ピッｌ−１１６ビツト、
３２ビツトまたはいかなる他の幅のデータバスのプロセ
ッサにも同等に適用される。
８０３８６データテストプログラム この発明に従う保証方法およびデータ構成の応用の例と
して、以下の例が８０３８６型プロセツサを含む核のテ
ストに詳細にこの発明を適用させるであろう。この方法
およびデータ構成が多くの異なる型のコンピュータおよ
びデジタル回路に応用可能であるということを心に留め
るべきである。
この発明の方法およびデータ構成を実現するプログラム
は以下のようなものである： 上記の、左端の列において、リスティングは、プログラ
ムの各ステップの間のデータバスの３２の線上に存在す
るであろう（良いＯＵＴにおいて）２進レベルを示す。
示されるように、そのリスティングは８０３８６のすべ
ての３２のデータ線を実際に用いるＵＵＴを表わす。し
かしながら、テストは、上記に示されたように、より少
ないデータ線を用いるＵＵＴに対して効果的である。
「アドレス」の列は、１６進法で、プログラムの各ステ
ップにおいてＵＵＴマイクロプロセッサによってアクセ
スされているアドレスを与える。
各アクセスはデータ線を介してデータの３２ビット−４
バイトをフェッチし、それゆえアドレスが４バイトの間
隔で置かれる。
「ラベル」列は現在の命令のアドレスに対するオプショ
ン記号名を与える。これはアセンブラ言語プログラムに
おいて一般的な実務である。
「オブコード」列は８０３８６マシン命令に対する記号
名を与える。
「オペランド」列はマイクロプロセッサによって取られ
るべき正確な動作をより十分に特定するオペランド（パ
ラメタ）をリストする。
各命令フェッチはデータバスを横切って完全な３２ビツ
トの情報を転送する。そのような転送は１つまたはそれ
以上の完全なまたは部分的な８０３８６命令を含んでも
よい。たとえば、第１の２つの命令ｒｎｏｐＪおよびｒ
ｍｏ　ｖ　ａ　ｘ、　ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ
ＸＪはデータの第１の３２ビツトをともに占める。
命令はまた２つの３２ビツトの転送を構切って分割され
るかもしれない。これはｒｘｏｒａｘ。
ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＪ命令で理解するこ
とができ、それは１組の′う２ビツト内で始まり、しか
し別の組内で終わる。
プログラムのステップごとの説明は以下のようなもので
ある： １、　　口ｏｐ これは８０３８６　ｒ動作命令なし」である。それはマ
イクロプロセッサでいかなる機能をも行なわない。それ
はスペースをとるためのみに用いられ、それゆえ続く命
令がデータバスの所望の部分内に来るであろう。
２、　　　ｍｏｖａｘ、ＸＸＸＸＸＸＸＸＸＸＸＸＸＸ これは「直ちにロード」命令である。ここで、ｒＸＸＸ
ＸＸＸＸＸＸＸＸＸＸＸＸＸＪはボッドによって満たさ
れるテストパターンの上方の１６ビツトを表わす。この
命令の効果は１６ビツトをプロセッサのｒａｘＪレジス
タ内へ転送することである。パターンｒｘｘｘｘｘｘｘ
ｘｘｘｘｘｘＸＸＸＪはデータ線Ｄ１６ないしＤ３１を
介して転送されることに注意されたい。これは先行の［
口ｏｐＪ命令によって故意に達成される。
３、　　ｎｏｔａｘ これは「ビットワイズ補数」命令である。それはｒａｘ
Ｊレジスタ内のビットの各々を補数化（ｃｏｍｐｌｅｍ
ｅｎｔ）する。この命令の後、ｒａｘＪレジスタはテス
トパターンｒｘｘｘｘｘｘｘｘｘｘＸＸＸＸＸＸＪの補
数を含む。
４、　　ロｏｐ これは別の「動作なしＪ命令であり、続く命令をデータ
バスの所望の部分上に位置づけるために含まれる。
５、　　　ｘｏｒａｘ、ＹＹＹＹＹＹＹＹＹＹＹＹＹＹ
Ｙ これは「排他的ｏｒ直ちに」命令である。ここで、ｒＹ
ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＪはポンドによって満
たされるテストパターンの下方の１６ビツトを表わす。
この命令の効果は、ビットｒＹＹＹＹＹＹＹＹＹＹＹＹ
ＹＹＹＹＪをｒａｘＪレジスタの現（１ミの内容と成る
）ｊ法で組合わせることである。すなわち、パターンの
対応するビットに等しかったｒａｘＪのそれらのビット
は０の新しい値を受取るであろうし、等しくなかったそ
れらのビットは１の新しい値を受取るであろう。この命
令が実行された後に、ｒａｘＪは、もしおよび唯一もし
それが前に値ｒＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＪを
含んでいれば、値ｏｏｏｏｏ。
ｏｏｏｏｏｏｏｏｏｏを含むであろう。
この命令に先立って、ｒａ″Ｘ」はパターン「ＸＸＸＸ
ＸＸＸＸＸＸＸＸＸＸＸＸＪの補数を含んだ。それゆえ
、もしｒＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＪが正確１
．：　ｒＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＪの補数で
あれば、そのときこの命令は０の結果をもたらすであろ
う。他の態様では、それは何らかのＯでない値をもたら
すであろう。
パターンｒＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＪがデー
タ線Ｄ　００ないしＤ１５、ステップ２において他のパ
ターンを転送するために用いられたそれからの反対の半
分、を介して転送されることに注目されたい。これは先
行するｒｎｏｐＪ命令によって故意に達成される。
６、　　ｊｚｓｕｃｃｅｓｓ これは「もし０ならばジャンプ」命令である。
もし前の命令の結果がＯであれば（すなわち、もしデー
タテストが通過すれば）、この命令は「成功（ｓｕｃｃ
ｅｓｓ）Ｊと示されたアドレスヘジャンプするであろう
。そうてなければ（すなわちもしデータテストが失敗で
あれば）、実行は次に続く命令で続くであろう。
「成功」はまさにこの命令をラベルすることに注［１さ
れたい。こうして、もしテストが通過すれば、プロセッ
サは不定にループし、この「もしＯならばジャンプ」命
令を実行するであろう。
７、　　　ｊｍｐｆａｉｌｕｒｅ これは「無条件のジャンプ」命令である。それは実行が
「失敗（「ａｌ　１ｕｒｅ）　Ｊとラベルされた命令で
続くことを引き起こす。「失敗Ｊとラベルを貼られた命
令は「成功」アドレス（ＦＦＦＦＦＦＦ８およびＦＦＦ
ＦＦＦＦＣの間）から遠い、アドレスＦＦＦＦＦ８００
においてであることに注意されたい。これは故意であっ
て、参照されたアドレスの追跡を単に調べることによっ
てテストが通過せられたかまたは失敗であったかをボッ
ドが決めることを可能とする。
８、　失敗：ｊｍｐｆａｉｌｕｒｅ この命令はプロセッサか失敗アドレス、すなわちＦＦ　
Ｆ　Ｆ　Ｆ　８００において無限のループを行なうこと
を引き起こす。
プログラムが進むとき、ボッドはアドレスＲＡＭ　（Ａ
ＲＡＭ）を用いて、ＵＵＴのアドレス参照の追跡を集め
る。それからそれはアドレスのシーケンスを分析する。
もしそれが「成功」アドレスへのジャンプバックが続く
、一連のシーケンシャルなアクセスを見れば、そのとき
ボッドはテストが通過したことを知る。もしそれが何ら
かの他のものを見れば（普通、「失敗」アドレスへのジ
ャンプ）、ボッドはテストが失敗であったことを知る。
こうしてこの発明を詳細に十分説明したけれども、この
発明の精神および範囲から逸脱することなく多くの変更
および修正が当業者に明らかであろうことが理解される
であろう。上記で述べられた詳細な説明は例としてであ
り、制限であるとは意図されず、この発明の範囲は前掲
の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
第１図はこの発明を組入れるマイクロプロセッサベース
のテスト装置の図である。 第２図は第１図に示されるシステムの簡易ブロック図で
ある。 第３図は第２図に示される全体のシステムの詳細ブロッ
ク図である。 第４図はこの発明の機能を示す流れ図である。 図において、１０はメインフレームプロセッサであり、
１２はインフッエースボッドであり、２０はキーボード
であり、３２はプローブであり、１５０は同期アダプタ
モジュールであり、１００はメモリモジュールである。 特許出願人　ジョン・フルーク・マニュファクチヤリン
グ舎カンパニー・インコ

Claims (10)

    【特許請求の範囲】
  1. （１）メモリエミュレーションによるマイクロプロセッ
    サベースの被テストユニット（ＵＵＴ）のデータバスの
    保証のための方法であって、ａ、）前記データバス内の
    第１の複数個の線を介して前記データバスの少なくとも
    一部内の線の数の２分の１に等しい数のビットを含む第
    １のバットパターンのロード動作を行なうステップと、
    ｂ、）第１の複数個の前記データバス線に対して相補的
    な第２の複数個のバス線を介して前記第１のビットパタ
    ーンの補数である第２のビットパターンのロード動作を
    行なうステップと、ｃ、）前記第１および第２のビット
    パターンを比較して、前記第２のビットパターンが前記
    第２のビットパターンの補数であるかどうかを決め、前
    記第２のビットパターンが前記第１のビットパターンの
    補数でないかどうかを決めるステップと、ｄ、）前記デ
    ータバス内の第３の複数個の線を介して前記データバス
    の少なくとも一部内の線の数の２分の１に等しい数のビ
    ットを含む第３のビットパターンのロード動作を行なう
    ステップと、ｅ、）前記第３の複数個の前記データバス
    線に対して相補的である第４の複数個のバス線を介して
    前記第３のビットパターンの補数ではない第４のビット
    パターンのロード動作を行なうステップと、 ｆ、）前記第３および第４のビットパターンを比較して
    、前記第４のビットパターンが前記第３のビットパター
    ンの補数でないかどうかを決めるステップと、 ｇ、）ステップｃ、）およびｆ、）の結果に基づいて前
    記データバスを保証するステップとを含む、方法。
  2. （２）ステップａ、）ないしｃ、）およびステップｄ、
    ）ないしｆ、）がシーケンスの回繰返される、請求項１
    に記載の方法。
  3. （３）前記シーケンスにおけるそれぞれの繰返しに対す
    る第１のビットパターンが、 ＄ＦＦＦＦＯＯＯＯ　＄ＯＯＦＦＦＦＯＯ ＄ＯＦＯＦＦＯＦＯ　＄３３３３ＣＣＣＣ ＄５５５５ＡＡＡＡ　＄ＡＡＡＡ５５５５ ＄ＣＣＣＣ３３３３　＄ＦＯＦＯＯＦＯＦ ＄ＦＦＯＯＯＯＦＦ　＄ＯＯＯＯＦＦＦＦ である、請求項２に記載の方法。
  4. （４）前記シーケンスでのそれぞれの繰返しのための第
    ３のビットパターンが、 ＄ＦＦＦＦＦＦＦＦ　＄ＯＯＦＦＯＯＦＦ ＄ＯＦＯＦＯＦＯＦ　＄３３３３３３３３ ＄５５５５５５５５　＄ＡＡＡＡＡＡＡＡ ＄ＣＣＣＣＣＣＣＣ　＄ＦＯＦＯＦＯＦＯ ＄ＦＦＯＯＦＦＯＯ　＄ＯＯＯＯＯＯＯＯ である、請求項２に記載の方法。
  5. （５）前記第４のビットパターンが前記第３のビットパ
    ターンと同じである、請求項１に記載の方法。
  6. （６）メモリエミュレーションによるマイクロプロセッ
    サベースの被テストユニット（ＵＵＴ）のデータバスの
    保証のための装置であって、前記データバス内の第１の
    複数個の線を介して前記データバスの少なくとも一部内
    の線の数の２分に１に等しい数のビットを含む第１のビ
    ットパターンを前記データバス上に強制し、かつ第１の
    複数個の前記データバス線に対して相補的である第２の
    複数個のバス線を介して前記第１のビットパターンの補
    数である第２のビットパターンを前記データバス上に強
    制するための第１の手段と、前記データバス内の第３の
    複数個の線を介して前記データバスの少なくとも一部内
    の線の数の２分の１に等しい数のビットを含む第３のビ
    ットパターンを前記データバス上に強制し、さらに前記
    第３の複数個の前記データバス線に対して相補的である
    第４の複数個のバス線を介して前記第３のビットパター
    ンの補数ではない第４のビットパターンを強制するため
    の第２の手段と、 前記第１および第２のビットパターンを比較しかつ前記
    第３および第４のビットパターンを比較しさらにもし前
    記第２のビットパターンが前記第１のビットパターンの
    補数でなければかつもし前記第４のビットパターンが前
    記第３のビットパターンの補数でなければ信号を発生す
    るための手段と、 前記比較のための手段によって発生された信号を評価し
    て前記データバスを保証するための手段とを含む、装置
    。
  7. （７）前記強制のための手段が第１のビットパターンの
    シーケンスの各々および第３のビットパターンのシーケ
    ンスの各々を前記データバス上に置く、請求項６に記載
    の装置。
  8. （８）前記シーケンスにおける第１のビットパターンが
    、 ＄ＦＦＦＦＯＯＯＯ　＄ＯＯＦＦＦＦＯＯ ＄ＯＦＯＦＦＯＦＯ　＄３３３３ＣＣＣＣ ＄５５５５ＡＡＡＡ　＄ＡＡＡＡ５５５５ ＄ＣＣＣＣ３３３３　＄ＦＯＦＯＯＦＯＦ ＄ＦＦＯＯＯＯＦＦ　＄ＯＯＯＯＦＦＦＦ である、請求項７に記載の装置。
  9. （９）前記シーケンスにおける第３のビットパターンが
    、 ＄ＦＦＦＦＦＦＦＦ　＄ＯＯＦＦＯＯＦＦ ＄ＯＦＯＦＯＦＯＦ　＄３３３３３３３３ ＄５５５５５５５５　＄ＡＡＡＡＡＡＡＡ ＄ＣＣＣＣＣＣＣＣ　＄ＦＯＦＯＦＯＦＯ ＄ＦＦＯＯＦＦＯＯ　＄ＯＯＯＯＯＯＯＯ である、請求項７に記載の装置。
  10. （１０）前記第４のビットパターンが前記第３のビット
    パターンと同じである、請求項６に記載の装置。
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