JP3369494B2 - ウェハーテストの不良パターン自動識別装置と方法 - Google Patents
ウェハーテストの不良パターン自動識別装置と方法Info
- Publication number
- JP3369494B2 JP3369494B2 JP36743398A JP36743398A JP3369494B2 JP 3369494 B2 JP3369494 B2 JP 3369494B2 JP 36743398 A JP36743398 A JP 36743398A JP 36743398 A JP36743398 A JP 36743398A JP 3369494 B2 JP3369494 B2 JP 3369494B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- vector
- defective
- pattern
- defective pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、不良パターン識
別装置と方法に関し、特に、半導体製造プロセスにおい
て、ウェハー製品に対して行うウェハー合格テスト（Wa
fer Acceptance Test ＷＡＴと略称する）の不良パタ
ーン自動識別装置と方法に関する。
別装置と方法に関し、特に、半導体製造プロセスにおい
て、ウェハー製品に対して行うウェハー合格テスト（Wa
fer Acceptance Test ＷＡＴと略称する）の不良パタ
ーン自動識別装置と方法に関する。
【０００２】
【従来の技術】半導体製造プロセスにおいては、多くの
要因が製造された製品が使用できるか否かを左右するも
のとなるので、回路を設計する段階で生産完了後のテス
トニーズに適合するように、あらかじめテスト端子また
はテスト機構を作り込んでおいて、ウェハーの製造が完
了してから所定のテスト項目に従ってＷＡＴのデータテ
ストを行い、そのテスト結果から製造プロセスで発生し
た可能性のある問題を評価できるようにしている。しか
しながら、製品数量が膨大であるため、全製品について
全てのテスト項目を実施することは実際的ではないの
で、比較的良い方法として、各ロット（lot）の製品に
つき抽出テストを行うこと、すなわち１ロットの製品か
ら所定比率のサンプルを抽出して全ての項目にわたるテ
ストを行うことにより、そのテスト結果に基づいて製造
プロセスで発生した可能性のある問題を分析するととも
に、統計的な方法を使用してテスト結果を同一ロットの
全製品に適用することが採用されている。
要因が製造された製品が使用できるか否かを左右するも
のとなるので、回路を設計する段階で生産完了後のテス
トニーズに適合するように、あらかじめテスト端子また
はテスト機構を作り込んでおいて、ウェハーの製造が完
了してから所定のテスト項目に従ってＷＡＴのデータテ
ストを行い、そのテスト結果から製造プロセスで発生し
た可能性のある問題を評価できるようにしている。しか
しながら、製品数量が膨大であるため、全製品について
全てのテスト項目を実施することは実際的ではないの
で、比較的良い方法として、各ロット（lot）の製品に
つき抽出テストを行うこと、すなわち１ロットの製品か
ら所定比率のサンプルを抽出して全ての項目にわたるテ
ストを行うことにより、そのテスト結果に基づいて製造
プロセスで発生した可能性のある問題を分析するととも
に、統計的な方法を使用してテスト結果を同一ロットの
全製品に適用することが採用されている。
【０００３】切溝マクロ（kerf macro）機構は、評価方
法の１つであり、ウェハー上のダイス（dice）間の切溝
（カーフともいう）加工データテスト用の機構であり、
ウェハー面積を有効に利用することができるので、生産
されたチップ面積を占有することがない。切溝マクロ機
構を採用したウェハー合格テストを行って得られたパラ
メトリックテストデータ（parametric test data）を収
集ならびに評価することは、生産ラインの健全性（heal
th-of-line）を診断し、製造プロセス不良を判定する上
で重要なステップである。ＷＡＴデータは、また機能性
テストに関する不良分析に必要な補充データを提供する
ものである。
法の１つであり、ウェハー上のダイス（dice）間の切溝
（カーフともいう）加工データテスト用の機構であり、
ウェハー面積を有効に利用することができるので、生産
されたチップ面積を占有することがない。切溝マクロ機
構を採用したウェハー合格テストを行って得られたパラ
メトリックテストデータ（parametric test data）を収
集ならびに評価することは、生産ラインの健全性（heal
th-of-line）を診断し、製造プロセス不良を判定する上
で重要なステップである。ＷＡＴデータは、また機能性
テストに関する不良分析に必要な補充データを提供する
ものである。
【０００４】切溝マクロ機構の原則は、全ての製品ロッ
トをサンプリングしてデータテストを行ってから、その
結果を全製品に適用することである。しかしながら、生
産ラインから得られるデータ数量が極めて膨大なものと
なるから、少数のデータだけがデータテストエンジニア
により詳細に分析されるものとなっている。しかも、一
般的な状況においては、個別のテスト項目だけを追跡し
て、テスト全体の平均値から不良集合を評価することが
なされていない。しかし、集合の不良パターン（patter
n）は、通常、特殊な製造プロセスエラーを明確に指摘
できるものであるばかりか、多くの場合、テスト項目を
相互に選別できるものである。
トをサンプリングしてデータテストを行ってから、その
結果を全製品に適用することである。しかしながら、生
産ラインから得られるデータ数量が極めて膨大なものと
なるから、少数のデータだけがデータテストエンジニア
により詳細に分析されるものとなっている。しかも、一
般的な状況においては、個別のテスト項目だけを追跡し
て、テスト全体の平均値から不良集合を評価することが
なされていない。しかし、集合の不良パターン（patter
n）は、通常、特殊な製造プロセスエラーを明確に指摘
できるものであるばかりか、多くの場合、テスト項目を
相互に選別できるものである。
【０００５】
【発明が解決しようとする課題】以上をまとめてみれ
ば、従来のデータテストエンジニアの分析方法から下記
するような課題が存在することが分かる。 １．単一のテスト項目の問題点を追求するだけにとどま
っており、テストから得られたデータを十分に活用する
ことができなかった。 ２．テストから得られたデータと生産の機械装置、ウェ
ハー、生産されたロットとを関連付けた分析がなされて
いなかった。 ３．数学的なツールを利用して、データを十分に活用す
ることがなされていなかった。
ば、従来のデータテストエンジニアの分析方法から下記
するような課題が存在することが分かる。 １．単一のテスト項目の問題点を追求するだけにとどま
っており、テストから得られたデータを十分に活用する
ことができなかった。 ２．テストから得られたデータと生産の機械装置、ウェ
ハー、生産されたロットとを関連付けた分析がなされて
いなかった。 ３．数学的なツールを利用して、データを十分に活用す
ることがなされていなかった。
【０００６】そこで、この発明の主要な目的は、ウェハ
ーテストの不良パターン自動識別装置と方法を提供し
て、集合分析および不良原因特性を全ての製品ロット
（lot）に展開するとともに、統計的な総合データを確
立して、生産の機械装置、ウェハー、ロットという基礎
を含む不良パターンの機能的な相関性を究明することに
より、ＷＡＴデータをより有効なものとして活用し、生
産性を向上させる強力なツールとすることにある。
ーテストの不良パターン自動識別装置と方法を提供し
て、集合分析および不良原因特性を全ての製品ロット
（lot）に展開するとともに、統計的な総合データを確
立して、生産の機械装置、ウェハー、ロットという基礎
を含む不良パターンの機能的な相関性を究明することに
より、ＷＡＴデータをより有効なものとして活用し、生
産性を向上させる強力なツールとすることにある。
【０００７】
【作用】上記課題を解決し、所望の目的を達成するため
に、この発明にかかるウェハーテストの不良パターン自
動識別装置と方法は、ウェハーの１ロットをサンプリン
グしてＮ個のテスト項目で得られたＮ個のテスト結果を
入力して、１つの不良パターンを基底とする識別結果を
出力するものであって、Ｎ個のテスト結果を受け入れた
後、Ｎ個のテスト結果をＮ次のテスト結果ベクトルとし
て表示し、テスト結果ベクトルの第ｉ成分で第ｉテスト
項目の不良率を表示してから、Ｎ次元のテスト結果ベク
トルをＮ×Ｎ次の変換マトリックスと相乗してＮ次の不
良パターンベクトルを得るとともに、不良パターンベク
トルの第ｊ成分で第ｊ不良パターンの比率を表示し、前
記不良パターンベクトルを識別結果とするものである。
また、不良パターン設定の入力を受け入れて、上記変換
マトリックスを設定できるものとしている。
に、この発明にかかるウェハーテストの不良パターン自
動識別装置と方法は、ウェハーの１ロットをサンプリン
グしてＮ個のテスト項目で得られたＮ個のテスト結果を
入力して、１つの不良パターンを基底とする識別結果を
出力するものであって、Ｎ個のテスト結果を受け入れた
後、Ｎ個のテスト結果をＮ次のテスト結果ベクトルとし
て表示し、テスト結果ベクトルの第ｉ成分で第ｉテスト
項目の不良率を表示してから、Ｎ次元のテスト結果ベク
トルをＮ×Ｎ次の変換マトリックスと相乗してＮ次の不
良パターンベクトルを得るとともに、不良パターンベク
トルの第ｊ成分で第ｊ不良パターンの比率を表示し、前
記不良パターンベクトルを識別結果とするものである。
また、不良パターン設定の入力を受け入れて、上記変換
マトリックスを設定できるものとしている。
【０００８】
【実施例】以下、この発明にかかる好適な実施例を図面
に基づいて説明する。図１において、１ロットの製品に
対してＮ個のテスト項目でＷＡＴデータテストを行い、
所定の順番で配列したＮ個のテスト項目により得られた
テスト不良率のパーセンテージは、Ｎ個のテスト項目を
横軸とし、各テスト項目の不良率を縦軸としてグラフに
描くことで、この１ロットの製品の不良スペクトル（fa
il spectrum）とすることができ、この不良スペクトル
がこの１ロット全体のテストデータ状態を表すものとな
り、このような分析の目的は、個別の製造プロセスの問
題からスペクトルを取り出すことにある。
に基づいて説明する。図１において、１ロットの製品に
対してＮ個のテスト項目でＷＡＴデータテストを行い、
所定の順番で配列したＮ個のテスト項目により得られた
テスト不良率のパーセンテージは、Ｎ個のテスト項目を
横軸とし、各テスト項目の不良率を縦軸としてグラフに
描くことで、この１ロットの製品の不良スペクトル（fa
il spectrum）とすることができ、この不良スペクトル
がこの１ロット全体のテストデータ状態を表すものとな
り、このような分析の目的は、個別の製造プロセスの問
題からスペクトルを取り出すことにある。
【０００９】図２（ａ）（ｂ）において、切溝マクロ構
造の定義に基づけば、１つの特殊な製造プロセスの問題
は、１つの特定集合の不良ピーク値として表されるが、
これをサブスペクトル（sub-spectrum）とすることがで
きる。従って、１つの特殊な製造プロセスの問題につい
て、１つのサブスペクトルを取り出すことができ、この
製造プロセスの問題を１つの不良パターン（fail patte
rn）として、もしＮ個の不良パターンがあれば、Ｎ個の
サブスペクトルを取り出すことができる。図２（ａ）
（ｂ）で２つのサブスペクトルを図示しており、全体と
しての不良スペクトルは、全ての重み付けしたサブスペ
クトルを重ね合わせたものであり、次の数式１で表せ
る。なお、式中、ｐａｔ１からｐａｔＮは、Ｎ個の不良
パターンを表し、ａ１からａＮは、全体としての不良ス
ペクトルに対するＮ個の不良パターンの寄与、つまり重
み係数を表している。 a1.pat1+a2.pat2+…+aN.patN ＝全体の不良スペクトル
造の定義に基づけば、１つの特殊な製造プロセスの問題
は、１つの特定集合の不良ピーク値として表されるが、
これをサブスペクトル（sub-spectrum）とすることがで
きる。従って、１つの特殊な製造プロセスの問題につい
て、１つのサブスペクトルを取り出すことができ、この
製造プロセスの問題を１つの不良パターン（fail patte
rn）として、もしＮ個の不良パターンがあれば、Ｎ個の
サブスペクトルを取り出すことができる。図２（ａ）
（ｂ）で２つのサブスペクトルを図示しており、全体と
しての不良スペクトルは、全ての重み付けしたサブスペ
クトルを重ね合わせたものであり、次の数式１で表せ
る。なお、式中、ｐａｔ１からｐａｔＮは、Ｎ個の不良
パターンを表し、ａ１からａＮは、全体としての不良ス
ペクトルに対するＮ個の不良パターンの寄与、つまり重
み係数を表している。 a1.pat1+a2.pat2+…+aN.patN ＝全体の不良スペクトル
【００１０】図３において、不良パターンを基底とする
スペクトルを示しているが、テスト項目を基底とする不
良スペクトルを不良パターンを基底（basis）とするス
ペクトルに変換することで、製造プロセスにおける問題
点をさらに容易に探し出すことができるようになる。
スペクトルを示しているが、テスト項目を基底とする不
良スペクトルを不良パターンを基底（basis）とするス
ペクトルに変換することで、製造プロセスにおける問題
点をさらに容易に探し出すことができるようになる。
【００１１】従って、ウェハーテストの不良パターン自
動識別方法の目的は、テスト項目を基底とするスペクト
ルを不良パターンを基底とするスペクトルに変換するこ
とで、不良スペクトル全体に対する各サブスペクトルの
寄与を容易に見て取れるようにすることにあり、ちょう
どスペクトル分析機の作用のように、質量スペクトロメ
ーターが質量スペクトルを個別の分子の分離スペクトル
として取り出すことができるのと同様なものとなる。
動識別方法の目的は、テスト項目を基底とするスペクト
ルを不良パターンを基底とするスペクトルに変換するこ
とで、不良スペクトル全体に対する各サブスペクトルの
寄与を容易に見て取れるようにすることにあり、ちょう
どスペクトル分析機の作用のように、質量スペクトロメ
ーターが質量スペクトルを個別の分子の分離スペクトル
として取り出すことができるのと同様なものとなる。
【００１２】数学的に見れば、１つの不良スペクトルを
Ｎ次元空間の１ベクトルと見なすことができ、不良のパ
ーセンテージはその係数であり、単独な１つのテスト項
目をカルテシアン座標の単位ベクトル（unit vector）
と見なして、不良特徴パターン（characteristic fail
pattern）を転換したカルテシアン座標の基底ベクトル
（base vector）と見なすことができるので、不良パタ
ーン識別装置により不良スペクトルのベクトルを不良特
徴パターンの基底に投影させることができる。不良パタ
ーンを定義すれば、転換する作業は簡単なマトリックス
演算となり、全ての初期データに簡単に適用することが
でき、テスト分析の専門家またはエンジニアがなすべき
仕事は不良パターンを定義するだけとなり、不良パター
ンを定義するためには、不良パターンと実際の不良分析
結果との相関関係を利用することができる。
Ｎ次元空間の１ベクトルと見なすことができ、不良のパ
ーセンテージはその係数であり、単独な１つのテスト項
目をカルテシアン座標の単位ベクトル（unit vector）
と見なして、不良特徴パターン（characteristic fail
pattern）を転換したカルテシアン座標の基底ベクトル
（base vector）と見なすことができるので、不良パタ
ーン識別装置により不良スペクトルのベクトルを不良特
徴パターンの基底に投影させることができる。不良パタ
ーンを定義すれば、転換する作業は簡単なマトリックス
演算となり、全ての初期データに簡単に適用することが
でき、テスト分析の専門家またはエンジニアがなすべき
仕事は不良パターンを定義するだけとなり、不良パター
ンを定義するためには、不良パターンと実際の不良分析
結果との相関関係を利用することができる。
【００１３】図４において、３次元空間のベクトル変換
の一例を示すと、単位ベクトル[１００]，[０１０]，
[００１]を３次元空間のカルテシアン座標の単位ベクト
ルとすると、この３つのベクトルが３つのテスト項目に
対応しており、３つのテスト項目から得られた結果で１
組みのベクトルＦを獲得することができる。もしベクト
ルＡ，Ｂ，Ｃで不良パターンの基底ベクトルを表せば、
不良パターン自動識別装置と方法の目的は、ベクトルＦ
をベクトルＡ，Ｂ，Ｃの新しい単位ベクトルに投影する
とともに、それぞれ係数ａ，ｂ，ｃを得ることにあり、
この３つの係数がテスト結果全体に対する各不良パター
ンの寄与を表すこと、つまり実際の生産ラインにおけ
る、ある製造プロセス要因が製品良率に及ぼす影響を表
すことになる。従って、ベクトルＦを次の数式２で表す
ことができる。 Ｆ＝ａ・Ａ＋ｂ・Ｂ＋ｃ・Ｃ
の一例を示すと、単位ベクトル[１００]，[０１０]，
[００１]を３次元空間のカルテシアン座標の単位ベクト
ルとすると、この３つのベクトルが３つのテスト項目に
対応しており、３つのテスト項目から得られた結果で１
組みのベクトルＦを獲得することができる。もしベクト
ルＡ，Ｂ，Ｃで不良パターンの基底ベクトルを表せば、
不良パターン自動識別装置と方法の目的は、ベクトルＦ
をベクトルＡ，Ｂ，Ｃの新しい単位ベクトルに投影する
とともに、それぞれ係数ａ，ｂ，ｃを得ることにあり、
この３つの係数がテスト結果全体に対する各不良パター
ンの寄与を表すこと、つまり実際の生産ラインにおけ
る、ある製造プロセス要因が製品良率に及ぼす影響を表
すことになる。従って、ベクトルＦを次の数式２で表す
ことができる。 Ｆ＝ａ・Ａ＋ｂ・Ｂ＋ｃ・Ｃ
【００１４】テスト過程において、Ｎ個のテスト項目を
実施してＮ個のテスト結果を得ることをＮ次のテスト結
果ベクトルで表すことができ、そのうちテスト結果ベク
トルの第ｎ係数が第ｎテスト項目の不良率（％）を表し
ている。
実施してＮ個のテスト結果を得ることをＮ次のテスト結
果ベクトルで表すことができ、そのうちテスト結果ベク
トルの第ｎ係数が第ｎテスト項目の不良率（％）を表し
ている。
【００１５】そして、実際の製造プロセスに基づいて、
Ｎ個の不良パターンを表す単位ベクトルを定義すれば、
これらの不良パターンが新しい基底ベクトルを表すこと
となり、定義された不良パターンにおいて、いくつかの
不良パターンをテスト項目と同じものにすることができ
る。
Ｎ個の不良パターンを表す単位ベクトルを定義すれば、
これらの不良パターンが新しい基底ベクトルを表すこと
となり、定義された不良パターンにおいて、いくつかの
不良パターンをテスト項目と同じものにすることができ
る。
【００１６】基本的に、分離する過程は、テスト項目を
基底とするテスト結果ベクトルを不良パターンを基底と
する不良パターンベクトルに変換することに他ならな
い。
基底とするテスト結果ベクトルを不良パターンを基底と
する不良パターンベクトルに変換することに他ならな
い。
【００１７】実際の変換技術においては、１つのＮ次ベ
クトルと大きさがＮ×Ｎのマトリックスとの相乗演算だ
けで、神経回路網（neural network）のような複雑な演
算ではないから、短時間に数値演算により必要とする結
果を直接獲得することができる。
クトルと大きさがＮ×Ｎのマトリックスとの相乗演算だ
けで、神経回路網（neural network）のような複雑な演
算ではないから、短時間に数値演算により必要とする結
果を直接獲得することができる。
【００１８】従って、Ｎ個のテスト項目の不良率（％）
をベクトルとすることができ、全体を表す不良スペクト
ルを基底とする不良パターンベクトルに変換すること
を、簡単なマトリックス相乗演算で行うことができる。
例えば、ベクトルＦでテスト項目を基底とするテスト結
果を表すためには、不良パターンを基底とするベクトル
Ｐに変換することが必要で、次の数式３で表すことがで
き、式中、Ｔは変換マトリックスであり、実際のテスト
項目と製造プロセスエラーとの関係を表している。 Ｐ＝Ｔ×Ｆ
をベクトルとすることができ、全体を表す不良スペクト
ルを基底とする不良パターンベクトルに変換すること
を、簡単なマトリックス相乗演算で行うことができる。
例えば、ベクトルＦでテスト項目を基底とするテスト結
果を表すためには、不良パターンを基底とするベクトル
Ｐに変換することが必要で、次の数式３で表すことがで
き、式中、Ｔは変換マトリックスであり、実際のテスト
項目と製造プロセスエラーとの関係を表している。 Ｐ＝Ｔ×Ｆ
【００１９】図５において、変換マトリックスＴは、単
位ベクトルよりなる疎行列、つまり成分が１または０の
２値しかなく、１の成分が少ない行列である。この５×
５の変換マトリックスを一例として説明すれば、５個の
テスト項目により得られる不良率を表す不良ベクトルＦ
を[0.2,0,0.4,0,0.1]とし、マトリックス演算および変
換マトリックスＴとの相乗を経て、不良パターンを基底
とする変換ベクトルＰである[0.2,0,0,0,0.3]を獲得す
ることができる。
位ベクトルよりなる疎行列、つまり成分が１または０の
２値しかなく、１の成分が少ない行列である。この５×
５の変換マトリックスを一例として説明すれば、５個の
テスト項目により得られる不良率を表す不良ベクトルＦ
を[0.2,0,0.4,0,0.1]とし、マトリックス演算および変
換マトリックスＴとの相乗を経て、不良パターンを基底
とする変換ベクトルＰである[0.2,0,0,0,0.3]を獲得す
ることができる。
【００２０】図６において、この発明にかかるウェハー
テストの不良パターン自動識別装置６０は、テスト結果
で得られたテストデータを入力するが、このテストデー
タは全てのテスト項目の不良率を表す１組のデータであ
り、不良パターン自動識別装置６０の主要な機能は、入
力されたテストデータを処理して１つの識別結果を出力
することである。その処理過程は、前述したようなマト
リックス相乗演算であり、得られた識別結果は、不良パ
ターンを基底とするデータであって、製造プロセスにお
いて存在する可能性のある潜在的な問題の分析に供する
ことができる。不良パターン自動識別装置６０は、不良
パターンの設定を入力することができるので、この機能
により不良パターン自動識別装置６０の変換マトリック
スの内容を設定することができ、例えば、テスト項目に
基づいてマトリックスの次元を変更したり、異なる製品
または生産フローにつき、それぞれ特定の変換マトリッ
クスを設定することができる。
テストの不良パターン自動識別装置６０は、テスト結果
で得られたテストデータを入力するが、このテストデー
タは全てのテスト項目の不良率を表す１組のデータであ
り、不良パターン自動識別装置６０の主要な機能は、入
力されたテストデータを処理して１つの識別結果を出力
することである。その処理過程は、前述したようなマト
リックス相乗演算であり、得られた識別結果は、不良パ
ターンを基底とするデータであって、製造プロセスにお
いて存在する可能性のある潜在的な問題の分析に供する
ことができる。不良パターン自動識別装置６０は、不良
パターンの設定を入力することができるので、この機能
により不良パターン自動識別装置６０の変換マトリック
スの内容を設定することができ、例えば、テスト項目に
基づいてマトリックスの次元を変更したり、異なる製品
または生産フローにつき、それぞれ特定の変換マトリッ
クスを設定することができる。
【００２１】図６と図７とにおいて、この発明にかかる
ウェハーテストの不良パターン自動識別方法は、スター
ト後のステップ７１で１つの生産されたウェハーに対し
て所定のテスト項目を実施する。ステップ７２では、テ
スト項目から得られた各項目の不良率により、テスト結
果をテスト結果ベクトルとして表示し、ベクトル中の係
数をそれぞれ対応するテスト項目のテスト結果の不良率
とする。ステップ７３では、テスト結果を表すテスト結
果ベクトルを不良パターン自動識別装置６０へ送ってベ
クトル変換を行うが、変換方法は前述のマトリックス相
乗方法を使用する。変換を行う前に、実際のテスト項目
および不良パターンの関係に基づいて、テストの専門家
あるいはエンジニアが設定する変換マトリックスの内容
を完成させておく。ステップ７４では、分析できるよう
に、不良パターン自動識別装置６０により不良パターン
を基底とする不良パターンベクトルを獲得する。ステッ
プ７５では、得られた不良パターンベクトルに基づき、
専門家または担当エンジニアにより製造プロセスに存在
する問題点を分析するとともに、分析結果に基づいて製
造プロセスの問題点を分析して、完成品の良率を向上さ
せる。そして、エンドとなる。
ウェハーテストの不良パターン自動識別方法は、スター
ト後のステップ７１で１つの生産されたウェハーに対し
て所定のテスト項目を実施する。ステップ７２では、テ
スト項目から得られた各項目の不良率により、テスト結
果をテスト結果ベクトルとして表示し、ベクトル中の係
数をそれぞれ対応するテスト項目のテスト結果の不良率
とする。ステップ７３では、テスト結果を表すテスト結
果ベクトルを不良パターン自動識別装置６０へ送ってベ
クトル変換を行うが、変換方法は前述のマトリックス相
乗方法を使用する。変換を行う前に、実際のテスト項目
および不良パターンの関係に基づいて、テストの専門家
あるいはエンジニアが設定する変換マトリックスの内容
を完成させておく。ステップ７４では、分析できるよう
に、不良パターン自動識別装置６０により不良パターン
を基底とする不良パターンベクトルを獲得する。ステッ
プ７５では、得られた不良パターンベクトルに基づき、
専門家または担当エンジニアにより製造プロセスに存在
する問題点を分析するとともに、分析結果に基づいて製
造プロセスの問題点を分析して、完成品の良率を向上さ
せる。そして、エンドとなる。
【００２２】以上をまとめてみると、テスト分析の専門
家が所定のテスト項目および製造プロセス上の問題点に
基づいて、変換マトリックスを設定し、不良パターン自
動識別装置または方法で使用できるようにするが、実際
にテストする時には、各テスト項目により得られた結果
をテストして、各テスト項目の不良率をベクトルで表示
し、このベクトルと変換マトリックスとを相乗すると、
不良パターンを基底とするベクトルに変換できるので、
製造プロセスにおいて、どの工程が製品不良率にあたえ
る影響が最も大きいかを分析することができ、製造プロ
セスを改善することができる。次に、この発明の実際へ
の応用について説明する。
家が所定のテスト項目および製造プロセス上の問題点に
基づいて、変換マトリックスを設定し、不良パターン自
動識別装置または方法で使用できるようにするが、実際
にテストする時には、各テスト項目により得られた結果
をテストして、各テスト項目の不良率をベクトルで表示
し、このベクトルと変換マトリックスとを相乗すると、
不良パターンを基底とするベクトルに変換できるので、
製造プロセスにおいて、どの工程が製品不良率にあたえ
る影響が最も大きいかを分析することができ、製造プロ
セスを改善することができる。次に、この発明の実際へ
の応用について説明する。
【００２３】ダイナミックランダムアクセスメモリー
（Dynamic Random Access Memory ＤＲＡＭと略称す
る）のテストを一例として説明すると、ウェハーに対し
て幅広切溝（wide kerf）を採用することで、広範なデ
ータテストを行うことができるテスト機構を提供するこ
とができる。
（Dynamic Random Access Memory ＤＲＡＭと略称す
る）のテストを一例として説明すると、ウェハーに対し
て幅広切溝（wide kerf）を採用することで、広範なデ
ータテストを行うことができるテスト機構を提供するこ
とができる。
【００２４】ここで、ＤＲＡＭウェハーの幅広切溝でデ
ータテストを実施することは、主要には、第１金属化膜
（first metallization layer Metal 0ともいう。Ｍ０
と略称する）の下方にある配線前端構造（front-end-of
-line structure）間の短絡、漏電、開路を識別するこ
とである。これは、いわゆる欠陥アレイ（defect arra
y）によって行われ、欠陥アレイは動作しないがセルア
レイ（cell array）に類似した構造を備えており、簡単
な直流データ試験を行って短絡または開路を識別するこ
とができる。色々な欠陥アレイを設計することができ、
異なる欠陥アレイでは異なる構造を省略しており、不良
原因の範囲を絞り込むことができる。欠陥アレイ上に曲
線形または、くし形の導電膜、つまりＭ０およびＭＯＳ
ＦＥＴのゲートコンタクト（Gate Contact ＧＣと略称
する）を備えて、これらの導電膜上で簡単に直流により
導通する電流の電圧に対する特性曲線を測定する。曲線
形導線の一端から他端へ至る電流が阻止された時には、
開路（open）であり、曲線形導線および、くし形導線間
の電流が真性漏電流（intrinsic leakage）の範囲を超
過した時には、短絡（short）であり、同時にバイアス
（bias）機構により接地周辺間の導通状態からトータル
な漏電を測定するとともに、バイアス極性を変更してダ
イオード（diode）効果（整流性ともいう）を測定す
る。
ータテストを実施することは、主要には、第１金属化膜
（first metallization layer Metal 0ともいう。Ｍ０
と略称する）の下方にある配線前端構造（front-end-of
-line structure）間の短絡、漏電、開路を識別するこ
とである。これは、いわゆる欠陥アレイ（defect arra
y）によって行われ、欠陥アレイは動作しないがセルア
レイ（cell array）に類似した構造を備えており、簡単
な直流データ試験を行って短絡または開路を識別するこ
とができる。色々な欠陥アレイを設計することができ、
異なる欠陥アレイでは異なる構造を省略しており、不良
原因の範囲を絞り込むことができる。欠陥アレイ上に曲
線形または、くし形の導電膜、つまりＭ０およびＭＯＳ
ＦＥＴのゲートコンタクト（Gate Contact ＧＣと略称
する）を備えて、これらの導電膜上で簡単に直流により
導通する電流の電圧に対する特性曲線を測定する。曲線
形導線の一端から他端へ至る電流が阻止された時には、
開路（open）であり、曲線形導線および、くし形導線間
の電流が真性漏電流（intrinsic leakage）の範囲を超
過した時には、短絡（short）であり、同時にバイアス
（bias）機構により接地周辺間の導通状態からトータル
な漏電を測定するとともに、バイアス極性を変更してダ
イオード（diode）効果（整流性ともいう）を測定す
る。
【００２５】欠陥アレイは、構造上の組合せの違いから
４タイプに分けることができ、全てのテストは、これら
４種類の欠陥アレイで重複して行うことができる。その
４タイプは、以下の通りである。第１のタイプは、ＣＤ
（Contact to Diffusion）無しでＳＳ（Surface Stra
p）無しである。ここで、ＣＤは、ビット線およびセル
トランジスタードレイン拡散へのコンタクトを指し、Ｓ
Ｓは、セルトランジスターソース拡散およびトレンチキ
ャパシターのポリシリコン接点へのコンタクトを指して
いる。第２のタイプは、ＣＤ有りでＳＳ無しである。第
３のタイプは、ＣＤ無しでＳＳ有りである。第４のタイ
プは、ＣＤ有りでＳＳ有りである。
４タイプに分けることができ、全てのテストは、これら
４種類の欠陥アレイで重複して行うことができる。その
４タイプは、以下の通りである。第１のタイプは、ＣＤ
（Contact to Diffusion）無しでＳＳ（Surface Stra
p）無しである。ここで、ＣＤは、ビット線およびセル
トランジスタードレイン拡散へのコンタクトを指し、Ｓ
Ｓは、セルトランジスターソース拡散およびトレンチキ
ャパシターのポリシリコン接点へのコンタクトを指して
いる。第２のタイプは、ＣＤ有りでＳＳ無しである。第
３のタイプは、ＣＤ無しでＳＳ有りである。第４のタイ
プは、ＣＤ有りでＳＳ有りである。
【００２６】以上のテストは、ＣＤまたはＳＳが存在す
る、あるいは存在しない状況において、ＣＤおよびＳＳ
との間が開路ないしは短絡であることをテストするもの
であり、同様に、ＧＣ膜を高電位または低電位に設定し
て、Ｍ０からＭ０への関連テストを行って導通の有無を
チェックすることができる。
る、あるいは存在しない状況において、ＣＤおよびＳＳ
との間が開路ないしは短絡であることをテストするもの
であり、同様に、ＧＣ膜を高電位または低電位に設定し
て、Ｍ０からＭ０への関連テストを行って導通の有無を
チェックすることができる。
【００２７】図８において、テスト項目とテスト条件と
の組合せにより、真理値表（truthtable）を作成して、
特殊な製造プロセスの不良要素を特定のテスト結果に対
応させることができ、例えば、図示のようなＤＲＡＭテ
ストの真理値表(一部分)とすることができる。図８中、
各行には、各テスト項目が記載され、かっこ内にテスト
条件が記載されており、＋で正バイアス、−で負バイア
ス、ＧＣを高電位に設定した場合をＯＮと表記してい
る。各列には、各行に対応する不良要素が記載され、行
列の交差する部分にｘがある場合は予期された不良を表
し、１つのテスト項目が不良であることを意味し、その
テスト項目の他の列の部分にｘが表記されている対応す
る製造プロセス不良要素は、いずれもこのテスト項目の
不良を引き起こした可能性があり、反対に、１つの製造
プロセス不良要素が成立した時には、その製造プロセス
不良の他の行にｘが表記されている対応する試験項目を
実施した場合、いずれも不良という結果が出なければな
らない。例えば、真理値表の第８行目のテスト項目は
「ＧＣ→全部（−）」であり、ｘが表記された部分から
分かるように、このテスト項目の不良を引き起こした製
造プロセス不良要素として、「ゲートＯｘブレークダウ
ン」「ＧＣ→ＧＣ短絡（パターン時に発生）」「ＧＣ→
Ｍ０直接短絡」があり、反対に、第５列目の製造プロセ
ス不良要素は「ＧＣ→ＣＤ短絡（整流性またはダイオー
ド性）」であり、もしも、この製造プロセス不良要素が
もたらした不良が、「ＧＣ→全部（−，ＳＳ，ＣＤ）」
および「ＧＣ→全部（−，ＣＤ）」という２つのテスト
項目で不良という結果になった場合には、他のテスト項
目は正常となる。
の組合せにより、真理値表（truthtable）を作成して、
特殊な製造プロセスの不良要素を特定のテスト結果に対
応させることができ、例えば、図示のようなＤＲＡＭテ
ストの真理値表(一部分)とすることができる。図８中、
各行には、各テスト項目が記載され、かっこ内にテスト
条件が記載されており、＋で正バイアス、−で負バイア
ス、ＧＣを高電位に設定した場合をＯＮと表記してい
る。各列には、各行に対応する不良要素が記載され、行
列の交差する部分にｘがある場合は予期された不良を表
し、１つのテスト項目が不良であることを意味し、その
テスト項目の他の列の部分にｘが表記されている対応す
る製造プロセス不良要素は、いずれもこのテスト項目の
不良を引き起こした可能性があり、反対に、１つの製造
プロセス不良要素が成立した時には、その製造プロセス
不良の他の行にｘが表記されている対応する試験項目を
実施した場合、いずれも不良という結果が出なければな
らない。例えば、真理値表の第８行目のテスト項目は
「ＧＣ→全部（−）」であり、ｘが表記された部分から
分かるように、このテスト項目の不良を引き起こした製
造プロセス不良要素として、「ゲートＯｘブレークダウ
ン」「ＧＣ→ＧＣ短絡（パターン時に発生）」「ＧＣ→
Ｍ０直接短絡」があり、反対に、第５列目の製造プロセ
ス不良要素は「ＧＣ→ＣＤ短絡（整流性またはダイオー
ド性）」であり、もしも、この製造プロセス不良要素が
もたらした不良が、「ＧＣ→全部（−，ＳＳ，ＣＤ）」
および「ＧＣ→全部（−，ＣＤ）」という２つのテスト
項目で不良という結果になった場合には、他のテスト項
目は正常となる。
【００２８】テスト項目とテスト条件とに基づいて作成
した真理値表は、単位不良ベクトルの集合に等しいもの
であるから、この真理値表から変換マトリックスを直接
作成することができ、実際のテストでは、全てのテスト
項目から得られた不良ベクトルを前述した不良パターン
識別装置または方法により不良パターンを基底とするベ
クトルに変換するだけで、得られたテスト結果を製造プ
ロセス不良要素の角度から分析することができる。前記
した欠陥アレイのモデルは、実際の単位不良ベクトルの
部分集合にすぎず、全体としての変換マトリックスを完
成させるためには、完全なウェハーテスト過程を考慮に
入れなければならない。
した真理値表は、単位不良ベクトルの集合に等しいもの
であるから、この真理値表から変換マトリックスを直接
作成することができ、実際のテストでは、全てのテスト
項目から得られた不良ベクトルを前述した不良パターン
識別装置または方法により不良パターンを基底とするベ
クトルに変換するだけで、得られたテスト結果を製造プ
ロセス不良要素の角度から分析することができる。前記
した欠陥アレイのモデルは、実際の単位不良ベクトルの
部分集合にすぎず、全体としての変換マトリックスを完
成させるためには、完全なウェハーテスト過程を考慮に
入れなければならない。
【００２９】従って、この発明にかかるウェハーテスト
の不良パターン自動識別装置と方法に基づいて、１ロッ
トの半導体ウェハーが完成した時に、所定のテスト項目
によりテストを行って、各テスト項目の不良率（％）か
らなるテスト結果ベクトルを得るとともに、この発明に
かかるウェハーテストの不良パターン自動識別装置と方
法を介して、テスト結果ベクトルを不良パターンを基底
とする不良パターンベクトルに変換することで、各製造
プロセス不良要素をこの１ロットのウェハー不良の影響
から分離させることができるとともに、全ロット製品の
統計的な総合データとして、テストの専門家またはエン
ジニアがこの１ロット製品の特性を容易に把握すること
ができ、また、不良要素と生産機械装置、ウェハー材
料、ロットとの間にある関連性を探し出して、何が製品
の品質に最も大きな影響を与えているかを分析すること
ができる。
の不良パターン自動識別装置と方法に基づいて、１ロッ
トの半導体ウェハーが完成した時に、所定のテスト項目
によりテストを行って、各テスト項目の不良率（％）か
らなるテスト結果ベクトルを得るとともに、この発明に
かかるウェハーテストの不良パターン自動識別装置と方
法を介して、テスト結果ベクトルを不良パターンを基底
とする不良パターンベクトルに変換することで、各製造
プロセス不良要素をこの１ロットのウェハー不良の影響
から分離させることができるとともに、全ロット製品の
統計的な総合データとして、テストの専門家またはエン
ジニアがこの１ロット製品の特性を容易に把握すること
ができ、また、不良要素と生産機械装置、ウェハー材
料、ロットとの間にある関連性を探し出して、何が製品
の品質に最も大きな影響を与えているかを分析すること
ができる。
【００３０】以上のごとく、この発明を好適な実施例に
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。
【発明の効果】以上説明した構成により、この発明にか
かるウェハーテストの不良パターン自動識別装置と方法
は、従来技術と比較して、次のような利点がある。 １．集合分析および不良原因特性を全ての製品ロット
（lot）において展開することができる。 ２．統計的な総合データを確立することができる。 ３．生産機械装置、ウェハー、ロットとという基礎的な
ものにつき、不良パターンの機能的な関連性を究明する
ことができる。従って、ＷＡＴデータの活用性を向上さ
せて、強力な生産ツールとすることができるので、産業
上の利用価値が高い。
かるウェハーテストの不良パターン自動識別装置と方法
は、従来技術と比較して、次のような利点がある。 １．集合分析および不良原因特性を全ての製品ロット
（lot）において展開することができる。 ２．統計的な総合データを確立することができる。 ３．生産機械装置、ウェハー、ロットとという基礎的な
ものにつき、不良パターンの機能的な関連性を究明する
ことができる。従って、ＷＡＴデータの活用性を向上さ
せて、強力な生産ツールとすることができるので、産業
上の利用価値が高い。
【図１】ＷＡＴデータテストで得られた不良スペクトル
を示すグラフである。
を示すグラフである。
【図２】（ａ）（ｂ）は、図１から得られた２つのサブ
スペクトルを示すグラフである。
スペクトルを示すグラフである。
【図３】不良パターを基底とするスペクトルを示すグラ
フである。
フである。
【図４】３次元空間のベクトル変換の一例を示す座標図
である。
である。
【図５】５×５の変換マトリックスと５次の不良ベクト
ルの相乗を示す関係図である。
ルの相乗を示す関係図である。
【図６】この発明にかかる不良パターン識別装置を示す
ブロック図である。
ブロック図である。
【図７】この発明にかかる不良パターン識別方法を示す
フローチャートである。
フローチャートである。
【図８】ＤＲＡＭウェハーのテスト例を示す真理値表の
一部分である。
一部分である。
６０ ウェハーテストの不良パターン自動識別装置
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 598113542
シーメンス アクチエンゲゼルシャフト
Ｓｉｅｍｅｎｓ ＡＧ
ドイツ連邦共和国 ミュンヘン，ウィッ
テルスッバッチャープラッズ２，Ｄ−
80333
(72)発明者 査 家彦
台湾新竹市光復路一段268巷16号10楼之
１
(56)参考文献 特開2000−12640（ＪＰ，Ａ)
特開 平10−135091（ＪＰ，Ａ)
特開 平８−241121（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
H01L 21/02
Claims (3)
- 【請求項１】 ウェハーの１ロットをサンプリングして
Ｎ個のテスト項目で得られたＮ個のテスト結果を入力し
て、１つの不良パターンを基底とする識別結果を出力す
るものであって、 前記したＮ個のテスト結果を受け入れた後、前記したＮ
個のテスト結果をＮ次のテスト結果ベクトルとして表示
し、前記したテスト結果ベクトルの第ｉ成分で第ｉテス
ト項目の不良率を表示してから、前記したＮ次元のテス
ト結果ベクトルをＮ×Ｎ次の変換マトリックスと相乗し
てＮ次の不良パターンベクトルを得るとともに、前記不
良パターンベクトルの第ｊ成分で第ｊ不良パターンの比
率を表示し、前記不良パターンベクトルを識別結果とす
るウェハーテストの不良パターン自動識別装置。 - 【請求項２】 上記したウェハーテストの不良パターン
自動識別装置が、さらに、不良パターン設定の入力を受
け入れて、上記変換マトリックスを設定できるものであ
る請求項１記載のウェハーテストの不良パターン自動識
別装置。 - 【請求項３】 ウェハーの１ロットをサンプリングして
Ｎ個のテスト項目によりＮ個のテスト結果を得るステッ
プと、 前記したＮ個のテスト結果をＮ次のテスト結果ベクトル
として表示し、前記したテスト結果ベクトルの第ｉ成分
で第ｉテスト項目の不良率を表示するステップと、 Ｎ×Ｎ次の変換マトリックスを提供するステップと、 前記したＮ×Ｎ次の変換マトリックスと前記したＮ次の
テスト結果ベクトルとを相乗してＮ次の不良パターンベ
クトルを得るステップと、 前記不良パターンベクトルを不良パターンの基底とし
て、前記不良パターンベクトルの第ｊ成分で第ｊ不良パ
ターンの比率を表示するステップとを具備するウェハー
テストの不良パターン自動識別方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36743398A JP3369494B2 (ja) | 1998-12-24 | 1998-12-24 | ウェハーテストの不良パターン自動識別装置と方法 |
| US09/237,181 US6274394B1 (en) | 1998-12-24 | 1999-01-25 | Method and system for determining the fail patterns of fabricated wafers in automated wafer acceptance test |
| DE19906396A DE19906396C2 (de) | 1998-12-24 | 1999-02-16 | Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36743398A JP3369494B2 (ja) | 1998-12-24 | 1998-12-24 | ウェハーテストの不良パターン自動識別装置と方法 |
| US09/237,181 US6274394B1 (en) | 1998-12-24 | 1999-01-25 | Method and system for determining the fail patterns of fabricated wafers in automated wafer acceptance test |
| DE19906396A DE19906396C2 (de) | 1998-12-24 | 1999-02-16 | Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195910A JP2000195910A (ja) | 2000-07-14 |
| JP3369494B2 true JP3369494B2 (ja) | 2003-01-20 |
Family
ID=27218976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36743398A Expired - Fee Related JP3369494B2 (ja) | 1998-12-24 | 1998-12-24 | ウェハーテストの不良パターン自動識別装置と方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6274394B1 (ja) |
| JP (1) | JP3369494B2 (ja) |
| DE (1) | DE19906396C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510395B2 (en) * | 2000-08-11 | 2003-01-21 | Sensys Instruments Corporation | Method of detecting residue on a polished wafer |
| US6963813B1 (en) * | 2000-09-13 | 2005-11-08 | Dieter Rathei | Method and apparatus for fast automated failure classification for semiconductor wafers |
| JP2002174603A (ja) * | 2000-12-08 | 2002-06-21 | Olympus Optical Co Ltd | 欠陥分類方法 |
| US6915177B2 (en) * | 2002-09-30 | 2005-07-05 | Advanced Micro Devices, Inc. | Comprehensive integrated lithographic process control system based on product design and yield feedback system |
| US7212850B2 (en) * | 2003-11-26 | 2007-05-01 | Cardionet, Inc. | System and method for processing and presenting arrhythmia information to facilitate heart arrhythmia identification and treatment |
| US7035770B2 (en) * | 2003-12-18 | 2006-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fuzzy reasoning model for semiconductor process fault detection using wafer acceptance test data |
| EP3982326A4 (en) * | 2020-07-27 | 2022-10-19 | Changxin Memory Technologies, Inc. | DEFECT PATTERN RECORDING METHODS AND RECORDING EQUIPMENT |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047711A (en) * | 1989-08-23 | 1991-09-10 | Silicon Connections Corporation | Wafer-level burn-in testing of integrated circuits |
| DE3937187A1 (de) * | 1989-11-08 | 1991-05-16 | Philips Patentverwaltung | Verfahren zum herstellen von integrierten schaltungen sowie integrierte schaltung |
| US5239191A (en) * | 1990-01-19 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor wafer |
| US5406522A (en) * | 1992-01-31 | 1995-04-11 | Hirano; Hiroshige | Dynamic random access memory device and inspection method thereof |
| US5475624A (en) * | 1992-04-30 | 1995-12-12 | Schlumberger Technologies, Inc. | Test generation by environment emulation |
| US5963881A (en) * | 1995-09-22 | 1999-10-05 | Texas Instruments Incorporated | Method and system for enhancing the identification of causes of variations in the performance of manufactured articles |
| JP3436456B2 (ja) * | 1996-06-14 | 2003-08-11 | 三菱電機株式会社 | エミッション顕微鏡による半導体装置の故障解析方法及び半導体装置故障解析システム |
| US5771243A (en) * | 1997-02-07 | 1998-06-23 | Etron Technology, Inc. | Method of identifying redundant test patterns |
-
1998
- 1998-12-24 JP JP36743398A patent/JP3369494B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-25 US US09/237,181 patent/US6274394B1/en not_active Expired - Lifetime
- 1999-02-16 DE DE19906396A patent/DE19906396C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000195910A (ja) | 2000-07-14 |
| DE19906396C2 (de) | 2002-02-07 |
| US6274394B1 (en) | 2001-08-14 |
| DE19906396A1 (de) | 2000-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5475695A (en) | Automatic failure analysis system | |
| US6185707B1 (en) | IC test software system for mapping logical functional test data of logic integrated circuits to physical representation | |
| Agrawal et al. | Fault coverage requirement in production testing of LSI circuits | |
| US6901564B2 (en) | System and method for product yield prediction | |
| JP4070998B2 (ja) | テスト・ダイ | |
| US6842866B2 (en) | Method and system for analyzing bitmap test data | |
| Keim et al. | A rapid yield learning flow based on production integrated layout-aware diagnosis | |
| JP3369494B2 (ja) | ウェハーテストの不良パターン自動識別装置と方法 | |
| US7415378B2 (en) | Methods for analyzing critical defects in analog integrated circuits | |
| US6701477B1 (en) | Method for identifying the cause of yield loss in integrated circuit manufacture | |
| Sharma et al. | Determination of dominant-yield-loss mechanism with volume diagnosis | |
| Hsueh et al. | Case study of yield learning through in-house flow of volume diagnosis | |
| Khare et al. | Key attributes of an SRAM testing strategy required for effective process monitoring | |
| Khare et al. | SRAM-based extraction of defect characteristics | |
| TW434775B (en) | Failure mode analysis method of automatic wafer test | |
| Pancholy et al. | Empirical failure analysis and validation of fault models in CMOS VLSI circuits | |
| Tsujide et al. | Automatic memory failure analysis using an expert system in conjunction with a memory tester/analyzer | |
| Hamamura et al. | Repair yield simulation with iterative critical area analysis for different types of failure | |
| Gangatirkar et al. | Test/characterization procedures for high density silicon RAMs | |
| Segal et al. | Critical area based yield prediction using in-line defect classification information [DRAMs] | |
| Boskin et al. | IC performance prediction from electrical test measurements | |
| Le Denmat et al. | Tracking of design related defects hidden in the random defectivity in a production environment | |
| Ross et al. | A comprehensive sequential yield analysis methodology and the financial payback for higher yields | |
| Nahar | The yield models and defect density monitors for integrated circuit diagnosis | |
| Khademsameni et al. | Manufacturability analysis of analog CMOS ICs through examination of multiple layout solutions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |