JP4070998B2 - テスト・ダイ - Google Patents
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Description
【０００１】
本願は米国特許出願第０９／４４２，６９９号（１９９９年１１月１８日出願）の一部継続出願である。また、本願においては、米国特許仮出願第６０／１６６，３０７号（１９９９年１１月１８日出願）および米国特許仮出願第６０／１６６，３０８号（１９９９年１１月１８日出願）に基づく権利を行使する。
【０００２】
発明の背景
本発明は、一般的には集積回路の製造、より詳しくは製造歩留りを向上させるシステムおよび方法に関する。
【０００３】
線幅がサブミクロンとなるまで発展を続けてきたシリコンをベースとする集積回路技術では、現在、数百万個の回路要素から成るチップを製造できる。このプロセスは非常に複雑であって、半導体、金属、絶縁体といった様々な材質のマルチレベルパターンを生成するための多数のプロセスステップを必要とする。各回路部分は、マルチレベル構造を有する金属配線によって、多数の微小なバイアホールを通して相互に接続される。各プロセスステップでは、これらの微細構造体の構造や材質に３次元の統計的ばらつきが生じる。系統的な欠陥やランダムな欠陥を含むこれらの統計的ばらつきは製品の歩留りと特性の両方を低下させ得る。歩留りや特性を低下させる要因はチップやウェハの各点ごとに変化し得るし、また、ウェハごとにも変化し得る。
【０００４】
プロセス機能に関する高度の知識に基づいて行われる集積回路チップの最初の設計シミュレーションでは、標準の素子論理単位セルとメモリ単位セルとアナログ単位セルとを規定する標準セルライブラリと、多層膜構造および能動素子構造の限界と所望の寸法とを決定する設計ルールと、が作成される。この情報は、集積回路製品を製造するためのマスクセットの製作に使用される。また、各マスクレベルにおける多数のプロセスを詳細に規定する一組の製造プロセス仕様も作成される。各プロセスレベル用に製作されたマスクによって、Ｓｉ基板に平行な２次元、つまり各プロセス層の平面内の寸法が規定される。さらに、製造プロセス仕様に基づいてその材質と特性とが決定されると共に、Ｓｉ基板に垂直な第３の次元、つまり拡散深さや金属層の厚さや熱成長酸化層および堆積酸化層の厚さが決定される。
【０００５】
新たなチップの設計に際して安定で実用的な製造プロセスを構成するためには、設計の反復が何度か必要となる場合がある。これらの反復ではマスクセットと製造仕様の両方の変更が起こり得る。このようなハイテク製品の出荷の生産サイクルのモデル化には、古典的なＳ字型の「学習曲線」が一般的に用いられている。この曲線の最初の平坦部分は設計およびプロセスの初期の試行の部分を表しており、一般には、非常に低く、安定しない歩留りでの生産時期に対応する。この初期段階では、低くとも安定した歩留りを得るべくプロセスを安定化するために製造プロセス仕様に変更を加えることができる。この生産サイクルの、いわゆる「立上り」部分は製品歩留りが安定化すると共に急速に向上する時期である。「学習曲線」の最後の部分は比較的平坦であり、製品歩留りが平坦で安定した時期に対応する。この段階では製品コストは実質的に歩留りで決まる。これは、全ての製造コストがほぼ一定となるからである。良く知られているように、この学習曲線サイクルの最初の２つの部分の製造コストは非常に高くなる。これは、数十億ドルの製造設備の減価償却費や高度な技術者の人件費によるものである。したがって、収益がプラスになるのは「立上り」サイクルの或る時点からであり、事業全体として収益が得られるのは、一般に、一定歩留りサイクルの初期からである。
【０００６】
この３０年間の集積回路技術では、回路の集積度は指数関数的に増加してきた。これは、特徴的「線幅」をサブミクロンにまで縮小することにより達成された。これにより、新製品の導入や既存製品の保守に対する経済的要件を考慮することが重要となってきている。つまりこれは、コスト要因がこの産業にとって非常に重要になってきているからである。
【０００７】
一般に集積回路の初期設計段階では、プロセスの変更を包括的に試行することによってではなく、複雑なシミュレーションプログラムを使用することによって、歩留りや特性の要因の最適化が行われる。プロセスの変更ではなくシミュレーションプログラムを使用する動機は、プロセスステップを操作するにはずっと大きなコストが必要となるからである。
【０００８】
集積回路製品の統計的歩留りモデルを作成するために、観察された欠陥のクラスを設計ルールやプロセスステップと関係づける高度なシミュレーションプログラムが作成されている。たとえば、マスクセットからのデータを所与としてチップ内の歩留り分布を予測する試みが為されている。これらのプログラムは集積回路技術に関する知識面では寄与しているが、新製品や既存製品の歩留りや特性に関して直接的な効果を上げることは困難であった。これは、結果として得られる設計が極度に広い範囲の変化を含む場合には、１つのプログラムで集積回路製品の１つのクラスをカバーすることが非常に困難だからである。この例は、ランダムな論理素子の大型のアセンブリの或る特定の設計における相互接続の形式に関する（マルチレベルの）配線の長さや形状およびバイアホールにおける広範囲の変化である。このような場合には、この予測範囲を超える変化をシミュレーションモデルに取り入れることは困難である。結論たして、従来技術に係るシミュレーションプログラムは最初の製品設計を作成する際には有用であるが、学習曲線を最適化したり、初期設計の特性を向上させる上ではあまり有用ではなかった。
【０００９】
集積回路チップはウェハレベルで総合的な全数検査を受ける。これを行う製品テスタは非常に高価であるが、機能することをテストすることを主目的として設計されている。つまり、この結果からはチップの一応の特性が計測されるのみである。これは、プローブ接触点の配置や計測回路の能力が制限されていることにより、このチップの通常動作であるナノ秒スイッチング速度の正確な計測ができないからである。また製品テスタでは、製品設計上の決定要因を解析するための最悪状況での配線およびバイア（ｖｉａ）の多数の経路や最悪状況でのゲート論理回路のファンイン−ファンアウト状態を計測することができない。したがって製品テスタでは、歩留りに大きなばらつきがある場合でもこの原因を判定することができず、また、集積回路製品の現状の歩留りや特性を向上させるための充分な情報が得られない。
【００１０】
従来技術では、製品チップのチップレチクル内のスクライブ線領域（または、ボンディングパッド間の領域）にプロセスモニタ回路を設けることによりこの問題に対処してきた。このテスト構造は、通常、「スクライブ線モニタ（ＳＬＭ：ｓｃｒｉｂｅ ｌｉｎｅ ｍｏｎｉｔｏｒ）」と呼ばれる。この種のモニタの初期のものでは、このテスト構造について行ったＤＣテストの結果からシミュレーションモデルを用いてＡＣ動作を外挿することを意図していた。最近の従来技術では、各素子の特性や歩留りを部分的にテストできるリングオシレータやマルチプレキサ素子などをＳＬＭに内部回路として設けるＡＣテスト法が開発されている。しかし、この場合のＳＬＭの回路集積度は、製品チップ内の高集積度回路の大型アセンブリの挙動を正しく再現するには適切ではないことが分かっている。これは、マスクの光学的効果やフォトリソグラフィプロセスによって起こる。イワサ氏らによる米国特許第５，７０３，３０８号では、製品構造内部と共通のテストトランジスタに接続することによりこの問題を軽減している。他のＳＬＭの設計例としては、回路遅延に影響を及ぼす最悪状況を再現するように選んだ配線長さとバイアホールのいくつかの組合せから成るものが挙げられる。他の例としては、論理素子の平均スイッチング時間を計測するために反転ゲートをいくつか直列接続したものもある。スガサワラ氏による米国特許第６，１２４，１４３号では、１より多いレベルで配線とバイアホールの再現を行っている。
【００１１】
シミュレーションプログラムやチップテスト法によって歩留りを予測する試みの成功の度合は様々である。したがって、集積回路製品の歩留り予測のためのシステムおよび方法を改良する必要がある。
【００１２】
発明の概要
特性解析ビヒクルが単一のダイから構成されており、能動素子内の第１の複数のプロセスばらつきとこの能動素子の周囲の領域に影響を与える第２の複数のプロセスばらつきとによる電気特性のばらつきの計測を可能にする素子近傍テストモジュールを備えている。この素子近傍テストモジュールは、少なくとも１つの能動テスト素子とダミー素子アレイとを備えており、能動テスト素子はこのアレイ内に配置されている。
【００１３】
詳細な説明
米国特許出願第０９／４４２，６９９号（１９９９年１１月１８日出願）、米国特許仮出願第６０／１６６，３０７号（１９９９年１１月１８日出願）、および米国特許仮出願第６０／１６６，３０８号（１９９９年１１月１８日出願）の全体は、参照により本明細書に包含される。
【００１４】
本発明の実施例において鍵となる素子は、様々な集積回路ファミリーに対する如何なる製造プロセスをも包括的に再現できる単一チップ、すなわち素子近傍／プロセス近傍特性解析ビヒクル（ＤＮ／ＰＮＣＶ）である。ＤＮ／ＰＮＣＶは、製品の歩留りと特性を決定する製造プロセスの決定要因を効果的に計測する手段となる。
【００１５】
またＤＮ／ＰＮＣＶは、上述の「学習曲線」の最初の２つの部分の期間を著しく短縮する手段を提供する。さらに生産サイクルの最終段階にあっては、ＤＮ／ＰＮＣＶを用いて集積回路製品の歩留りと特性を向上させることができる。つまりＤＮ／ＰＮＣＶは、一般に、生産サイクルの何れの開発段階においても歩留りおよび／または特性の向上のために利用することができる。したがってＤＮ／ＰＮＣＶは、サブミクロン集積回路技術における開発および製造で生じる重要な問題の大部分に対して、これを解決するための新たなアプローチを提供する。
【００１６】
ＤＮモジュールは、素子に影響を与える第１の複数のプロセスばらつきと、このテストすべき素子の周囲にあるその他の素子に影響を与える第２の複数のプロセスばらつきとによる素子特性への影響をテストする。同様にＰＮモジュールは、この構造に影響を与える第１の複数のプロセスばらつきによるこの構造の電気的特性への影響と、周囲のその他の構造に影響を与える第２の複数のプロセスばらつきによる影響とをテストする。（これらの構造としては、櫛形構造やスネーク構造などが挙げられる。）
【００１７】
図１は、全体を符号１０で示した本発明に係る集積回路歩留りを予測するためのシステムで行われるステップを示すブロック図である。システム１０では少なくとも１種類の特性解析ビヒクル（ｖｅｈｉｃｌｅ）１２を使用する。特性解析ビヒクル１２は、最終製品に組込まれる少なくとも１種類の構造を再現する少なくとも１つの特定の構造を組込んだ集積回路構造体を構成するに必要な情報を含んだソフトウエアの形式であることが好ましい。たとえば特性解析ビヒクル１２は、考察対象とするプロセスフロー（ｐｒｏｃｅｓｓ ｆｌｏｗ）の金属相互接続モジュールの良好性と生産性を試験するために所定のリソグラフィ層の特性解析を行うことができるテストビヒクルを構成しても良い。この構造体は、製造プロセスを流れている実際の製品ないし製品種類に充分類似した構造および寸法を有していなければならない。これは、製造プロセスで製品に影響を与え得る様々な障害を確実に把握したり、その兆候を捉えるために必要である。特性解析ビヒクル１２は、提案されている製品レイアウトの１以上の属性に整合する構造を備えている。たとえば特性解析ビヒクル１２は、提案されている製品レイアウト（線幅、線間隔、線繰返し周期、線屈曲、線延伸など）を再現する構造を備えたレイアウトを有するＣＶモジュールであっても良い。これにより、この特定の設計に影響を与えたり歩留りを低下させたりし得る障害を判定できる。
【００１８】
特性解析ビヒクル１２は、また、提案された設計の１以上の能動領域と近傍構造を再現しても良い。これにより、近傍レイアウトが素子特性やプロセスパラメータに与える影響を調べたり、レイアウト属性の関数として素子パラメータをモデル化したり、製品特性に最も影響を与える素子を判定したりできる。
【００１９】
製造中の製品に発生し得る歩留りに関する問題を評価して診断するための情報を提供することに加えて、特性解析ビヒクル１２は、正確な歩留りを予測するための歩留りモデル１６を構成するように設計される。これらの歩留りモデル１６は、生産計画や、全プロセスに渡る歩留り改善活動の順位づけや、生産性向上のためにこの製品の元の設計を変更すること等の目的で利用できるが、目的はこれらに限定されない。
【００２０】
本発明において考察する特性解析ビヒクル１２のテスト構造の大部分は電気的テスト用に設計されている。したがって、各特性解析ビヒクルによって評価されるモジュールの障害や欠陥の検出の信頼性は非常に高い。通常の検査機器ではこのように高い信頼性は得られない。また、比較的、データ収集の速度が速く、データ量が大きい。これは電気的テストは高速で安価だからである。したがって、統計的に有効な診断モデルおよび／または歩留りモデルを作成できる。
【００２１】
特性解析ビヒクル１２は、レチクルセット（ｒｅｔｉｃｌｅ ｓｅｔ）の製作に用いるテープまたはディスク上にＧＤＳ２レイアウトの形式で形成されることが好ましい。このレチクルセットは、歩留りモデル１６を作成するための製造サイクル１４の所定の部分で使用される。したがって歩留りモデル１６は、特性解析ビヒクル１２を備えたレチクルセットを用いた所定の製造プロセスステップを経たウェハの少なくとも一部分からの計測データに基づいて構成されることが好ましい。
【００２２】
歩留りモデル１６には、特性解析ビヒクル１２に規定されたレイアウトを組込むだけでなく、これを製作するプロセス操作で導入された人為構造を組込む。さらに、歩留りモデル１６にはプロトタイプのアーキテクチャパターンやレイアウトパターンを組込んでも良く、また、電気的テストデータの収集を可能とする構造や、歩留り予測の精度や信頼性を向上させるために動作速度でのプロトタイプ部分のテストを可能にする構造を組込んでも良い。
【００２３】
抽出エンジン（抽出装置：ｅｘｔｒａｃｔｉｏｎ ｅｎｇｉｎｅ）１８は、提案された製品レイアウト２０からレイアウト属性を抽出すると共にこの情報を歩留りモデル１６に供給して製品歩留り予測２２を得るためのツールである。このレイアウト属性としては、たとえば、バイア冗長性、臨界面積、正味長さ分布、線幅／間隔分布が挙げられる。こうして、提案された製品レイアウト２０から得られるレイアウト属性と、特性解析ビヒクル１２からの情報に基づいて作成された歩留りモデル１６からのデータとが与えられれば製品歩留り２２が予測できる。本発明に係るシステムおよび方法を用いれば、所定の属性、機能ブロック、または機能層に関連づけた製品歩留り予測や、製品レイアウト全体としての歩留り予測が得られる。
【００２４】
図２は、本発明に係る集積回路歩留り予測システム１０のブロック図である。このシステム１０は、抽出エンジン２８によって製品レイアウト２０から設計属性２６を抽出するための、全体を符号２４で示すフィードバックループを更に備えている。本発明のこの特徴によれば、特性解析ビヒクル１２は製品レイアウト２０の属性を用いて開発することができる。この場合には製品レイアウト２０の属性を抽出して、属性の範囲が特性解析ビヒクル１２内に分布することを保障することができる。たとえば、製品レイアウト２０を解析して線間隔分布、線幅分布、密集度分布、およびアイランドパターン数を決定すれば製造プロセスの設計ルールの全体セットの部分セットを開発することができ、この部分セットは考察対象の特定の製品レイアウトに適用できる。パターンに関しては、この製品レイアウト解析は最も普通のパターン、２番目に普通のパターン、等々を判定する。これらは抽出エンジン２８によって抽出され、特性解析ビヒクル１２に組込むためにこれらの全てのパターンを包含する設計属性（ｄｅｓｉｇｎ ａｔｔｒｉｂｕｔｅ）２６が作成される。密集度（集積度）に関しては、製品レイアウト解析により第１の金属層の密集度が１０〜５０％であると判定された場合には、特性解析ビヒクル１２はこの第１の金属層を１０〜５０％の全範囲で含む。
【００２５】
図３には、素子近傍およびプロセス近傍テストエンジニアリンググループ（ＤＮ／ＰＮＣＶ）や他の特殊な構造モジュールを備えたＤＮ／ＰＮＣＶテストビヒクルのレイアウトを示す。素子近傍（ＤＮ）部分は２００以上のＮＭＯＳおよびＰＭＯＳトランジスタ構造を備えている。ＤＮＣＶの目的は、ダイ内のパターンばらつきがトランジスタ特性に与える影響を計測することである。テスト素子をダミートランジスタアレイ内に配置することにより局所的なパターン依存性を求める。ＤＮＣＶにおける基本的変量（ｖａｒｉａｎｔ）はポリシリコン密集度と能動領域密集度である。また、コンタクト−ゲート間隔の影響を調べるための特殊な構造が組込まれている。
【００２６】
この設計におけるＰＮＣＶ部分は、典型的には１７以上の部分モジュールから構成されている。これらのモジュールを備えた領域は製品チップの大きな面積に相応するサイズを再現している。これらのモジュールの目的は、ダイ内のパターンばらつきが系統的な歩留り低下に与える影響を、ブリッジング、接合漏れ電流、ＣＤ線幅ばらつき、および、コンタクトおよびバイアの形成と関連づけて計測することである。ＤＮＣＶと同様にＰＮＣＶは、テスト構造体周囲の局所的プロセス環境を変化させることによりパターン依存特性解析を行う。こうしてＰＮＣＶは、通常の製造中に起こり得るダイ内パターン依存性プロセスばらつきを効果的にシミュレーションできる。ＤＮＣＶとＰＮＣＶの両方でプロセス近傍の効果を把握することにより、プロセスをデバッグし生産に向けて準備するためのより包括的なビヒクルを構成できる。これらのＣＶとは別に、ウェルおよびチャンネルのプロファイルや、Ｎ＋およびＰ＋シート抵抗の特性解析を行うビヒクルが特殊な構造モジュールとして設けてある。また、その他の構造体はコンタクト−ゲート間隔の効果を調べるためのものである。
【００２７】
２．０ ＤＮ／ＰＮＣＶの平面構造および説明
本節ではＤＮ／ＰＮＣＶの各モジュールの平面構造および基本事項の説明を行う。本節で説明する各モジュールの詳細な説明は第３節で行う。
【００２８】
図３に示したように、ＤＮ／ＰＮＣＶテストチップは４つの主要なモジュール、すなわちＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰ、ＴＥＳＴＣＨＩＰ、から構成されている。ＤＮモジュールは、電気的な素子特性のばらつきを局所的プロセス環境の関数として計測する。ＤＮモジュールは２種類のサブモジュール（すなわち、ＮＭＯＳおよびＰＭＯＳ）と３つのプロセス効果サブモジュール（すなわち、ｐｏｌｙ＿ｖａｒｉａｎｔ（ポリ変数）、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ（能動変数）、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅ（特殊構造））に分かれている。
【００２９】
図４はＤＮＣＶの平面図である。ｐｏｌｙ＿ｖａｒｉａｎｔサブモジュールはポリシリコン密集度と電気的素子特性の関係を計測する。ｍａｃｒｏ＿ｅｆｆｅｃｔ（マクロ効果）とｍｉｃｒｏ＿ｅｆｆｅｃｔ（ミクロ効果）の両方を調べる。ｐｏｌｙ＿ｖａｒｉａｎｔモジュールと同様に、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ構造体ではａｃｔｉｖｅ＿ａｒｅａ（能動領域）密集度がトランジスタの電気的特性に与える影響を調べる。また、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅモジュールではｃｏｎｔａｃｔ＿ｔｏ＿ｐｏｌｙ（コンタクト−ポリ）間隔、ｃｏｎｔａｃｔ＿ｔｏ＿ｃｏｎｔａｃｔ（コンタクト−コンタクト）間隔、ｐｏｌｙ＿ｔｏ＿ｐｏｌｙ（ポリ−ポリ）間隔の効果を、コンタクトサイズによる影響と共に調べる。
【００３０】
図５に示したＰＮテストビヒクルは４種類の効果モジュール（すなわち、ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ（ブリッジ構造）、ＣＤ（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ（臨界寸法およびシート抵抗）、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ（接合漏れ電流）、ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａ（コンタクトおよびバイア））に分かれている。ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ素子は５つのモジュールから構成されており、それぞれ、フィールド酸化膜上のｐｏｌｙ＿ｔｏ＿ｐｏｌｙブリッジング、ｐｏｌｙ＿ｔｏ＿ａｃｔｉｖｅブリッジング（ＮおよびＰ）、フィールド酸化膜の周縁部でのストリング（ｓｔｒｉｎｇｅｒ）によるｐｏｌｙ＿ｔｏ＿ｐｏｌｙブリッジング（ＮおよびＰ）を調べる。ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ構造体ではＣＤ制御（たとえば、線幅）を計測すると共に、能動領域（Ｎ＋およびＰ＋）、ゲート（Ｎ＋およびＰ＋）、および相互接続層（金属１、金属２、金属３、金属４）のシート抵抗を計測する。チップのこの部分は合計で４つのサブモジュールと６２の個別構造体から構成されている。ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ部分は、合計２４の素子から成る２つのモジュールから構成されており、Ｎ＋およびＰ＋能動領域の面積漏れ電流と、ゲートやフィールド部で区切られているこの能動領域の周縁部漏れ電流とを計測する。またｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａサブモジュールは、４層金属プロセス用の全てのコンタクトおよびバイアの形成に関するガイドラインを得ることを目的としている。この部分は、合計９０のテスト構造体から成る６つのサブモジュールから構成されている。
【００３１】
図５に示してあるＭＯＳＣＡＰモジュールおよびＴＥＳＴＣＨＩＰモジュールは、能動領域のシート抵抗やｗｅｌｌ＿ｐｒｏｆｉｌｅ（ウェルプロファイル）およびｃｈａｎｎｅｌ＿ｐｒｏｆｉｌｅ（チャンネルプロファイル）を計測する特殊な素子と、コンタクト−ポリゲート間隔が歩留りに与える影響を判定するための構造体とを備えている。
【００３２】
３．０ モジュールおよび構造体の説明
本節ではＤＮ／ＰＮＣＶの組成および構造を説明する。ＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰモジュール、およびＴＥＳＴＣＨＩＰモジュールを第３．１節〜第３．４節の各節で取扱う。第４節では特殊素子の配置、パッドの配置、計測パラメータについて説明する。
【００３３】
３．１ ＤＮＣＶ
ＤＮＣＶの目的は、局所的なプロセス環境がＭＯＳトランジスタの最終的な電気特性に与える影響を計測することである。これは、ポリ領域密集度や能動領域密集度などのパラメータに関して特定の値に調整することができるダミー素子の「海」の中にテストすべき素子を配置することで行われる。このようなレイアウトの一例を図６に示す。この図では面積の大部分がダミー構造体で満たされている。テストすべき素子はダミー素子アレイの中央に配置されている。このようにして、局所的なプロセス環境が効果的に制御できる。ＤＮモジュールはＮＭＯＳおよびＰＭＯＳという２種類のモジュールから構成されている。これらは組成が等しく、また、ｐｏｌｙ＿ｖａｒｉａｎｔ、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅという３つの効果サブモジュールから成る。各サブモジュールを以下の第３．１．１節〜第３．１．３節で詳述する。
【００３４】
３．１．１ ｐｏｌｙ＿ｖａｒｉａｎｔ
ポリシリコンエッチのローディング効果は最終的な回路特性に潜在的に影響を与え得る。これは、マクロおよびミクロの両方の密集度効果によってダイ内でのゲート長に予期しないテスト不可能なばらつきを生じるからである。マクロおよびミクロのポリシリコン密集度がゲート長に与える影響をゲート長およびゲート幅の関数として調べる設計実験（ＤＯＥ：ｄｅｓｉｇｎ ｏｆ ｅｘｐｅｒｉｍｅｎｔｓ）では、ｐｏｌｙ＿ｖａｒｉａｎｔモジュールは５４のトランジスタ構造体を備えている。ゲート長および能動幅に関する設計実験を図７にまとめた。ゲート長／能動幅を６つのトランジスタセットで変化させると共に、マクロなポリシリコン密集度を変化させた別の設計実験を行った。マクロな変化は、各テスト構造体内のダミートランジスタについてゲート長とゲート幅を調整することにより作り出した。ミクロな密集度効果は、近接するゲートフィンガの数を変化させることにより制御した。概略ポリシリコン密集度とマルチゲート変更のリストを表１に示す。
【００３５】
【表１】
【００３６】
マクロローディング効果に加えて、ゲートエッチ中のミクロローディング効果をマルチゲート構造を用いて調べた。この実験では能動幅を２μmの一定値に保つと共に、ゲート長、ゲート間隔、ゲート数を図８に示すように変化させた。局所的ポリシリコン密集度を再び変化させることによりマクロローディング効果も調べた。マルチフィンガ構造の場合のポリシリコン密集度の変化を表２に示す。表２には、ＰＮＣＶモジュールにおけるポリシリコンマルチゲートＤＯＥのポリシリコン密集度の目標値を示している。
【００３７】
【表２】
【００３８】
３．１．２ ａｃｔｉｖｅ＿ｖａｒｉａｎｔ
能動層エッチローディング効果は最終的な回路特性に潜在的に影響を与え得る。これは、ｓｈａｌｌｏｗ＿ｔｒｅｎｃｈ＿ｉｓｏｌａｔｉｏｎ（浅いトレンチ分離）プロファイルに予期しない定量不可能なばらつきを生じるからである。このばらつきは、ポリブリッジングや漏れ電流超過などによる系統的な歩留り低下として現われる。能動領域密集度が素子特性に与える影響をゲート長およびゲート幅の関数として調べる設計実験では、ａｃｔｉｖｅ＿ｖａｒｉａｎｔモジュールは４５のトランジスタ構造体を備えている。ゲート長およびゲート幅に関するＤＯＥを図９Ａおよび図９Ｂにまとめた。能動領域密集度は、各テスト構造体内のダミートランジスタのＸ間隔およびＹ間隔を調節することにより制御した。能動領域間隔ＳｘおよびＳｙに関するＤＯＥを図９Ｃに示す。この場合にはテスト構造体のダミートランジスタのゲート長は一定である。
【００３９】
３．１．３ ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅ
ポリシリコン密集度および能動領域密集度に加えて、ＤＮＣＶでは、コンタクト−ポリ間隔、コンタクト−コンタクト間隔、ポリ−ポリ間隔の効果を、コンタクトサイズによる影響と共に調べる。この設計実験はｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅモジュールにより行われる。その際の変数の仕様を表３および図１０Ａ〜図１０Ｃに示す。表３にはＰＮＣＶモジュールにおける特殊構造体および特殊素子の臨界寸法に関する設計実験の要約を示す。
【００４０】
【表３】
【００４１】
図１８は基本ＤＮセル１８００を示す平面図である。ＤＮセル１８００はその中央に、素子シート抵抗およびケルビンシート抵抗の計測に使用できる構造体１８０２を備えており、素子１８０４のゲートのシート抵抗を計測する。構造体１８０２は、ゲート１８０５の延長部であるストライブ１８０６を備えている。ストライブ１８０６は端部に４つのコンタクト１８０８を備えている。電流を２つのコンタクト１８０８に注入して、残りの２つのコンタクトの間で電圧降下を計測する。素子１８０４が機能することもテストできる。これは、ゲート線１８０５を通して電流を注入してゲート線の両端で電圧降下を計測することにより行う。これによってｗに比例する指標が得られ、これをファンデルポー（Ｖａｎ ｄｅｒ Ｐａｕｗ）計測と組合せればシート抵抗が得られる。
【００４２】
３．２ ＰＮＣＶ
ＰＮＣＶの目的は、所与のテスト構造体の周囲の環境を変化させてｗｉｔｈｉｎ＿ｄｉｅ（ダイ内）パターン依存性ばらつきをシミュレーションすることである。ＤＮＣＶの場合と同様に、製品チップの大きな面積に匹敵する大きな面積に渡って局所的環境が制御される。このようなレイアウトの一例を図１１に示す。この図では、線幅を計測するための構造体を、局所的エッチ環境を調べるための櫛形組合せ（ｃｏｍｂ−ｉｎ−ｃｏｍｂ）構造体が取り囲んでいる。櫛の線幅と間隔を変化させることにより局所的なプロセス環境を効果的に制御できると共に、ＣＤをプロセス層密集度と関係づけることができる。このようにして、このテスト構造体は実際に得られる製品のより正確な予測子として機能する。
【００４３】
ＰＮＣＶはｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ、ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ、ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａという４つの主要なサブモジュールから構成されている。各サブモジュールを以下の第３．２．１節〜第３．２．４節で詳述する。
【００４４】
３．２．１ ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ
全体がスネーク構造および櫛形構造で構成されたｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅモジュールは、ポリシリコンピッチおよび能動領域ピッチがポリシリコンブリッジングによって系統的な歩留り低下を惹き起こす影響を計測するために組込まれている。このモジュールはＳＮＫ＿ＣＭＢ＿ＦＬＤ、ＳＮＫ＿ＣＭＢ＿ＰＡＡ、ＳＮＫ＿ＣＭＢ＿ＮＡＡ、ＳＮＫ＿ＣＭＢ＿ＰＡＡ＿ＦＬＤ、ＳＮＫ＿ＣＭＢ＿ＮＡＡ＿ＦＬＤという５つのサブモジュールから構成されている（ＳＮＫ：スネーク構造、ＣＭＢ：櫛形構造、ＦＬＤ：フィールド、ＰＡＡ：Ｐ型能動領域、ＮＡＡ：Ｎ型能動領域）。ＳＮＫ＿ＣＭＢ＿ＦＬＤモジュールではフィールド酸化膜上のポリ−ポリブリッジングを調べる。ＳＮＫ＿ＣＭＢ＿ＰＡＡおよびＳＮＫ＿ＣＭＢ＿ＮＡＡでは、シリサイド化プロセスで起こった側壁スペーサをまたがるポリシリコン−能動領域ブリッジングによる歩留り低下の機構を調べる。ＳＮＫ＿ＣＭＢ＿ＰＡＡ＿ＦＬＤおよびＳＮＫ＿ＣＭＢ＿ＮＡＡ＿ＦＬＤでは、浅いトレンチ分離の処理に伴ってフィールド周縁部に沿って発生するポリシリコン−ポリシリコンブリッジングによる潜在的な問題を調べる。これらのサブモジュールは、主要な線幅と間隔を変化させるＤＯＥを実施する。各モジュールの性質を表４にまとめる。パラメータの定義を図１２Ａおよび図１２Ｂに図示する。
【００４５】
【表４】
【００４６】
３．２．２ ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ
ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅモジュールはエッチローディングが所与の層のＣＤに与える影響を計測するために組込まれている。シート抵抗は、線幅計測構造体に必要な入力を提供するために組込まれている。ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅはＫＥＬＶＩＮ＿ＮＧＣ＿Ｍ１、ＫＥＬＶＩＮ＿Ｍ１＿ＰＧＣ、ＫＥＬＶＩＮ＿Ｍ２＿Ｍ３、ＫＥＬＶＩＮ＿Ｍ３＿Ｍ４という４つのサブモジュールから構成されている。各相互接続層に対する線幅構造体が設けてある。これらは、Ｎ＋ポリ層（ＮＧＣ）、Ｎ＋ポリ層（ＰＧＣ）、Ｍ１、Ｍ２、Ｍ３、Ｍ４である。上述の各層と、Ｎ＋能動層（ＮＡＡ）およびＮ＋能動層（ＰＡＡ）にはファンデルポー構造体が設けてある。表５には、ＰＮＣＶに組込んだＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅＤＯＥの要約と共に各ＤＯＥの仕様を示す。
【００４７】
【表５】
【００４８】
図１３Ａおよび図１３Ｂに調査パラメータを図示した。値ＤＮＣＶの計測に用いた構造体を図１４に示す。この構造で、既知の電流をコンタクトＩ１からコンタクトＩ２に流し、コンタクトＶ１およびコンタクトＶ２においてこれに対応する電圧降下を計測する。電圧降下を表す式は
【数１】
である。ここで、ＤＳｈｅｅｔは計測されたシート抵抗、Ｗは線幅、Ｌはコンタクトパッド２および３の間の間隔、Ｖ２３は計測された電圧、Ｉ１４は計測された電流である。このＣＤモジュール内では、全てのテスト構造体についてＬは一定であり、ＤＳｈｅｅｔはファンデルポー構造体を用いて決定される。式（１）は
【数２】
と書き換えられる。式（２）の右辺の値は全て既知であるから線幅を正確に決定できる。
【００４９】
シート抵抗の計測は、図１３Ａおよび図１３Ｂに示したファンデルポー構造体を用いて行う。この構造で、コンタクト１および２の間に電流を流し、パッド３および４の間で電圧を計測する。構造は対称なのでシート抵抗は下式を用いて決定できる。
【数３】
この計測では電流に関して特別の注意を払う必要がある。これは、ウェハの加熱（金属およびシリコン）や少数キャリヤの注入（シリコン）によって計測結果が歪められ得るからである。この構造体の電流については第４節で説明する。
【００５０】
３．２．３ ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ
ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅモジュールは、計測した逆バイアス電流を、フィールドとゲートの両方で区切られたダイオードの面積部、周囲部、角部に起因する主要成分に分解するためにＰＮＣＶに設けたものである。またこのモジュールは、線幅およびピッチが漏れ電流に与える影響に関するデータを提供する。このモジュールはＮＡＡ＿ＪＣＴ＿ＬＫＧ（Ｎ型能動領域漏れ電流）とＰＡＡ＿ＪＣＴ＿ＬＫＧという同一の２つのサブモジュールから構成されている。これらは、それぞれＮ＋／ＰダイオードおよびＰ＋／Ｎダイオードから構成されている。表６に、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅモジュールに組込まれているダイオードの設計属性を示す。パラメータの定義を図１５Ａ〜図１５Ｃに図示する。表６には、ＰＮＣＶモジュールにおける接合漏れ電流ＤＯＥの要約も示してある。
【００５１】
【表６】
【００５２】
漏れ電流解析では、小さな周辺部対面積比（約６％）を有する矩形ダイオードを用いて面積漏れ電流を求める。したがって、計測した漏れ電流はダイオード面積を主に反映したものとなり、面積漏れ電流成分を近似することができる。周囲部漏れ電流は、こうして得た面積漏れ電流を、面積対周囲部比を変化させた一連のダイオードの結果と組合せることにより得られる。この周囲部解析では、計算した面積漏れ電流を周囲部構造体における漏れ電流から減じる。こうして残った電流量は周囲部漏れ電流に帰すべきものであるが、これをダイオードの周囲長で除する。このようにして一連のダイオードから得た周囲部漏れ電流（Ａ／μm）を比較する。これらの値がほぼ等しければ周囲部成分の値は正しいと判断する。値が著しく食違う場合には、次のようにして詳細な解析を行う必要がある。すなわち、各ダイオードの漏れ電流を面積部、周囲部、角部の関数として表現し、連立方程式を解くのである。各ダイオードに対する面積部（Ａ）、周囲部（Ｐ）、角部（Ｃ）への分解の詳細は第４節で説明する。
【００５３】
３．２．４ ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａ
ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａモジュールは、ＣＭＯＳ１Ｓ全フロープロセスに含まれるｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａエッチステップの各々に関係する系統的歩留り問題を調べるためにＰＮＣＶに設けたものである。このモジュールはＣＯＮＴ＿ＮＡＡ、ＣＯＮＴ＿ＰＡＡ、ＣＯＮＴ＿ＮＧＣ、ＶＩＡ１、ＶＩＡ２、ＶＩＡ３という６つのサブモジュールから構成されている（ＣＯＮＴ：コンタクト、ＶＩＡ：バイア）。各モジュールは１５のコンタクト構造体またはバイア構造体を有するので、構造体の総数は９０となる。これらのテスト構造体は２つの設計実験用に分類される。第１のものは、線幅、冗長性、および間隔がバイア歩留りに与える影響を計測する。このＤＯＥを表７に示す。この表にはＰＮＣＶにおけるｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａモジュールに関するＤＯＥも含めてある。この表ではＤＲは最小設計ルールであり、「広い」はこの最小寸法より充分大きい或る値を示す。
【００５４】
【表７】
【００５５】
この設計実験のパラメータ空間を表８に示す。この表にはＤＮＣＶモジュールにおけるバイア整列ミスに関するＤＯＥも含めてある。表８で用いた寸法の定義を図１６に示した。
【００５６】
【表８】
【００５７】
３．３ ＭＯＳＣＡＰ
ＭＯＳＣＡＰモジュールの目的は、ＰＮＣＶでは取り扱わない個々の注入部分のシート抵抗および静電容量を求めることである。ＭＯＳＣＡＰは、５つのシート抵抗構造体と１２の静電容量構造体とを備えている単一のモジュールとして構成されている。このテスト構造体の特性を表９に示す。この表には、ＤＮＣＶモジュールの注入部分のソース／ドレインのシート抵抗と静電容量に関するＤＯＥも含めてある。
【００５８】
【表９】
【００５９】
シート抵抗は第３．２．２節で説明したファンデルポー法を用いて計測する。より詳しくはＭＯＳＣＡＰのファンデルポー構造体により、深いソース／ドレインおよび浅い延長注入部の抵抗値を計測する。この静電容量構造体は、標準厚の酸化層を有する素子におけるゲート−ウェル静電容量とゲート−（ウェル＋チャンネル）静電容量を計測すると共に、厚い酸化層を有する高電圧トランジスタのゲート−（ウェル＋チャンネル）静電容量を計測するために組込まれている。
【００６０】
３．４ ＴＥＳＴＣＨＩＰ
ＴＥＳＴＣＨＩＰモジュールの目的はゲート−コンタクト間隔の影響を調べることである。このモジュールはＣＶの１つの列当り１６の素子（８つのＮＭＯＳと８つのＰＭＯＳ）を備えている。この特性解析に用いる構造体では、図１７に示したような非対称なコンタクト間隔が用いられている。表１０には、設計実験で調べるゲート−コンタクト間隔の値の範囲の一例を示す。
【００６１】
【表１０】
【００６２】
この構造体では修正した櫛形組合せ配置を用いている。各櫛形構造体は５７．６μｍ長さの８０本のゲートフィンガを備えており、臨界周囲全長は４６０８μｍとなる。ゲートコンタクトと能動コンタクトとの間に電圧を印加してこの間の電流を計測することにより素子テストを行う。
【００６３】
４．０ テスト手順
本節ではＤＮ／ＰＮＣＶの各モジュールに関するテスト手順を説明する。図１８に示したパッド配置と符号は全てのサブモジュールに関して共通である。ＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰモジュール、およびＴＥＳＴＣＨＩＰモジュールで行うテストに必要な個別の計測手順を、それぞれ第４．１節〜第４．４節で説明する。
【００６４】
４．１ ＤＮＣＶ計測
ＤＮＣＶでは、全ての素子に対して単一のテスト配置で行うことができる。計測は東芝標準ＭＯＳトランジスタ電流−電圧レシピを用いて行う。このレシピでは、ゲート電圧およびドレイン電圧（ＶＧおよびＶＤ）を変化させてドレイン電流（ＩＤ）を計測する。
【００６５】
１５のパッドフレームの内の１３個に対して、パッド＜１＞および＜１７＞は、全てのトランジスタからそれぞれウェルおよびソースへの共通コンタクトである。この他のパッドはゲート−ドレイン対として配置されている。ゲートコンタクトはパッド＜２＞〜＜１６＞を占め、ドレインコンタクトはパッド＜１８＞〜＜３２＞を占める。つまりゲート−ドレイン対は、＜ＧＡＴＥ＿ＰＡＤ＿ＮＵＭＢＥＲ（ゲートパッド数）＞−＜ＧＡＴＥ＿ＰＡＤ＿ＮＵＭＢＥＲ＋１６＞として配置されている。
【００６６】
列８および１５（列番号方式に関しては図１（図３）のＤＮＣＶマップを参照）は標準配置の例外となっている。列８はＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を備えている。したがってパッド＜１＞および＜１７＞は、それぞれＰＭＯＳのウェルとソースへのコンタクトを提供している。またパッド＜１０＞および＜２６＞は、それぞれＮＭＯＳのウェルとソースへのコンタクトを提供している。列１５は空いているので、このウェルコンタクトとソースコンタクトを、それぞれパッド＜３＞および＜１９＞に配置する。パッド＜１＞、＜２＞、＜１７＞、および＜１８＞は使用しない。
【００６７】
４．２ ＰＮＣＶ計測
１７のＰＮＣＶモジュールの各々のテスト配置を第４．２．１節〜第４．２．４節に説明する。各計測について、使用するパッドと各パッドの計測条件（電圧、電流、等）を説明する。
【００６８】
４．２．１ スネーク／櫛形配置
ＳＮＫ＿ＣＭＢ＿ＦＬＤ：
【表１１】
ＳＮＫ＿ＣＭＢ＿ＮＡＡ，ＳＮＫ＿ＣＭＢ＿ＰＡＡ、ＳＮＫ＿ＣＭＢ＿ＮＡＡ＿ＦＬＤ、ＳＮＫ＿ＣＭＢ＿ＰＡＡ＿ＦＬＤ：
【表１２】
【００６９】
４．２．２ ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ配置
ＮＡＡ＿ＪＣＴ＿ＬＫＧ：
【表１３】
ＰＡＡ＿ＪＣＴ＿ＬＫＧ：
【表１４】
【００７０】
４．２．３ コンタクト／バイアチェーン配置
ＣＯＮＴ＿ＮＡＡ、ＣＯＮＴ＿ＰＡＡ、ＣＯＮＴ＿ＮＧＣ、ＶＩＡ２、ＶＩＡ３：
【表１５】
ＶＩＡ１：
【表１６】
【００７１】
４．２．４ ケルビン配置
ＫＥＬＶＩＮ＿ＮＧＣ＿Ｍ１：
【表１７】
ＫＥＬＶＩＮ＿ＰＧＣ＿Ｍ１：
【表１８】
ＫＥＬＶＩＮ＿Ｍ２＿Ｍ３：
【表１９】
ＫＥＬＶＩＮ＿Ｍ３＿Ｍ４：
【表２０】
【００７２】
４．３ ＭＯＳＣＡＰ計測
ＭＯＳＣＡＰは単一のテスト配置で実行できる。この配置を以下に示す。
【表２１】
【００７３】
４．４ ＴＥＳＴＣＨＩＰ計測
ＴＥＳＴＣＨＩＰは単一のテスト配置で実行できる。この配置を以下に示す。
【表２２】
【００７４】
素子近傍モジュールとプロセス近傍モジュールの両方を単一のダイに組込むことにより素子計測をプロセス近傍計測と関連づけることができる。これによって、素子特性を予測するシミュレーションモデルが検証できる。
【００７５】
バイア、素子、シリサイド、ポリ用などのその他の特性解析ビヒクルが設計され使用されることがある。しかし、これらを設計する手順と技術は同一のものである。一例として、抽出エンジンと歩留りモデルに関して金属特性解析ビヒクルを説明する。
【００７６】
再び図１および図２を参照する。抽出エンジン１８は２つの主な目的を有する。（１）これは、特性解析ビヒクルの設計に際して使用するレベルの範囲（線幅、線間隔、密集度、等）を決定するために使用される。さらに、（２）これは、歩留り予測のための歩留りモデルで使用する製品レイアウトの属性を抽出するために使用される。（１）の点に関しては、特性解析ビヒクルの一例においてスネーク構造体、櫛形構造体、およびケルビン構造体をどのようにして選択するかということに関連して既に説明した。したがって、以下では主に（２）の点に関して説明する。
【００７７】
製品レイアウトから抽出できる属性はほとんど無数に存在するので、各製品に対する属性を全て列挙ないし抽出することは不可能である。したがって、どの属性を抽出すべきかをガイドする手順が必要となる。通常、抽出される属性は特性解析ビヒクルが決定する。これは以下の手順から成る。
１．特性解析ビヒクルにある全ての構造体を列挙する。
２．あるファミリに属する全ての構造体が特定の属性に関する実験を構成するように各構造体をグループまたはファミリに分類する。たとえば、上述の金属特性解析ビヒクルではファミリ分類表は以下のようになる。
【００７８】
３．各ファミリに対して、製品レイアウトからどの属性を抽出すべきかを決定する。選択すべき属性は正確には、どの属性を調査すべきかにより決定される。たとえば或るファミリによって、異なる範囲の間隔に関する歩留りを調べる場合には、間隔のヒストグラムまたは各間隔の短絡可能面積を抽出する必要がある。この例では、必要な属性表は以下のようになる。
４．上述のように、抽出した属性を近似的歩留りモデルにおいて使用する。
【００７９】
その他の特性解析ビヒクルに関しては、ファミリーや必要な属性は明らかに異なる。しかし、手順や使用法は上述のものと類似している。
【００８０】
上述のように、歩留りモデル１６は、特性解析ビヒクル１２を備えたレチクルセットを用いた所定の製造プロセスステップを経たウェハの少なくとも一部分からの計測データに基づいて構成されることが好ましい。好適な実施例では、歩留りはランダム成分と系統的成分との積として、以下のようにモデル化される。
【数４】
【００８１】
ＹｓｉおよびＹｒｊを決定する方法および技法としては以下のようなものが挙げられる。
系統的歩留りモデル
系統的な歩留り低下の機構には様々な種類があり製造工程ごとに異なるので、可能な系統的歩留りモデルを全て列挙することは現実的でない。しかし、以下の２つは非常に一般的な技法であり、本明細書で説明した特性解析ビヒクルおよび方法論の観点での使用法の特に優れた例となる。
【００８２】
面積に基づくモデル
面積に基づくモデルは以下のように表現できる。
【数５】
【００８３】
ここで、ｑは特性解析ビヒクルで調べるべき線幅、線間隔、線長、幅／間隔比、密集度、等の設計因子。Ｙ０（ｑ）は設計因子ｑを有する構造体の特性解析ビヒクルから得られる歩留り。Ａ０（ｑ）はこの構造体の短絡可能面積。Ａ（ｑ）は製品レイアウト上で種類ｑとなる全ての場合に関する短絡可能面積。Ｙｒ（ｑ）は、歩留り低下の機構がランダム欠陥のみによると仮定した場合のこの構造体の予測歩留り。この量を計算する手順は、ランダム歩留りモデルと関連づけて以下で説明する。
【００８４】
短絡可能面積の定義は図１９に示した例で明瞭に示されている。この種のテスト構造体は、間隔ｓを伴う屈曲を備えた幅広い線を或る製造工程で製作できるかどうかを判定するために利用される。この例のテスト構造体では、端子（１）および（２）の間に電圧を印加して端子（１）から（２）に流れる電流を計測することによって短絡を調べる。この電流が所定のしきい値（通常、１〜１００ｎＡ）を超える場合に短絡と判断する。短絡可能面積は、ブリッジングが発生した場合に短絡が起こり得る面積として定義する。図１９の例では短絡可能面積はほぼｘ＊ｓである。Ａ（ｑ）は、製品レイアウト上で図１９に示したパターン（すなわち、間隔ｓを伴う４５度の屈曲を備えた広い線）が正確にまたは近似的に起こる全ての場合に関する短絡可能面積である。Ｙｒ（ｑ）は、以下に説明する臨界面積法を用いてこの構造体のランダム歩留り限度を予測することによって求められる。
【００８５】
このモデルの有効性は、特性解析ビヒクル上に配置する構造体の数とサイズとに依存する。たとえば、図１９に示した角度つき屈曲テスト構造体が特性解析ビヒクル上に配置されていない場合、または歩留り値を有意な精度で求めるに充分な個数だけ配置されていない場合には、製品レイアウト上の広い線の屈曲での歩留り低下をモデル化することはできない。このテスト構造体をどの程度の大きさと個数で特性解析ビヒクル上に配置すべきかを正確に決定することは困難である。しかし経験的には、特性解析ビヒクル上の各テスト構造体の短絡可能面積の合計はＡ（ｑ）／Ａ０（ｑ）＜１０を満たすことが望ましい。
【００８６】
以上の説明では短絡に注目した。これは、歩留り低下の機構としては断線より短絡が優勢だからである。しかし短絡可能面積を断線可能面積に置き換えれば、断線による歩留り低下の機構もこの歩留りモデルを用いて同様にモデル化できる。
【００８７】
場合数に基づく歩留りモデル
場合数に基づくモデルの一般形式は以下のように表現できる。
【数６】
【００８８】
ここで、Ｙ０（ｑ）およびＹｒ（ｑ）は面積に基づくモデルの場合と同一である。Ｎｉ（ｑ）は、特性解析ビヒクル上のテストパターンと同一ないし類似の単位セルパターンが製品レイアウト上に現われる場合数である。Ｎ０（ｑ）は単位セルパターンが特性解析ビヒクル上に現われる場合数である。
【００８９】
たとえば、図２０には、間隔ｓの近傍の線の端部におけるＴ字型の終端の歩留りを調べるためのテストパターンの一例を示す。端子（１）および（２）の間に電圧を印加して短絡電流を計測することによってこのテストパターンを調べる。特性解析ビヒクル上のどこかにこのパターンが２５回反復している場合には、各テスト構造体ごとに５つの単位セルが設けてあるので、Ｎ０（ｑ）＝２５×５＝１２５となる。
【００９０】
近くに間隔ｓを伴ったこの単位セルパターンの場合数を製品レイアウトから求めれば、この種の構造の系統的歩留りが予測できる。たとえば、構造体ごとに５００の単位セルを有する５つの構造体がある場合にはＮ０（ｑ）＝２５００となる。ある製品のＮｉ（ｑ）が１０，０００であり、特性解析ビヒクル上で計測したテスト構造体の歩留りが９８．２０％である場合には、以下に説明する技法を用いてＹｒ（ｑ）＝９９．６７％と予測できる。これらの値を上式に代入すれば以下のようになる。
【数７】
【００９１】
ランダム歩留りモデル
ランダム成分は以下のように表現できる。
【数８】
【００９２】
ここで、ＣＡ（ｘ）は欠陥サイズｘに対する臨界面積。ＤＳＤ（ｘ）は欠陥サイズ分布。これは、マリー氏による「ＶＬＳＩ回路のＣＡＤのためのリソグラフィ関連歩留り低下のモデル化」（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ ＣＡＤ、１９８５年７月、１６１〜１７７ページ）にも説明されている。なお、この文献の全体は参照により本明細書に包含される。Ｘ０は、確実に観察ないし計測できる最小の欠陥サイズ。これは通常、設計ルールの最小線間隔に設定する。臨界面積は、サイズｘの欠陥が発生した場合に短絡が起こる面積である。非常に小さいｘに対しては臨界面積はほぼゼロであるが、非常に大きな欠陥サイズの場合には、チップ全体の面積に匹敵する臨界面積となる。臨界面積および抽出技法に関する更なる説明は、ナグ氏およびマリー氏による「ＶＬＳＩ回路の歩留り予測」（Ｔｅｃｈｃｏｎ９０、１９９０年１０月１６〜１８日、サンノゼ市）、ナグ氏およびマリー氏による「大規模ＩＣにおける短絡に関する臨界面積の階層的抽出」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、ＩＥＥＥコンピュータ学会出版部、１９９５年、１０〜１８ページ）、バベル氏、マリー氏、ワース氏、ナグ氏、ハルトマン氏、シュミット−ランドジーデル氏、およびグリープ氏による「ＡＦＦＣＣＡ：円形欠陥およびリソグラフィ変形レイアウトを有する臨界面積解析のツール」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、ＩＥＥＥコンピュータ学会出版部、１９９５年、１９〜２７ページ）、オーヤング氏およびマリー氏による「大規模ＶＬＳＩ−ＩＣにおける臨界面積の効果的抽出」（半導体製造に関するＩＥＥＥ国際会議講演記録、１９９６年、３０１〜３０４ページ）、オーヤング氏、プレスカッツ氏、およびマリー氏による「大規模ＶＬＳＩ回路における断線に関する臨界面積の抽出」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、１９９６年、２１〜２９ページ）に説明されている。これらの文献の全体は参照により本明細書に包含される。
【００９３】
欠陥サイズ分布は、サイズｘを有する欠陥の欠陥密集度を表す。欠陥サイズ分布に関しては様々なモデルが提案されている。（たとえば、マリー氏による「歩留りモデル−比較研究」（スタッパ氏編「ＶＬＳＩシステムにおける欠陥および故障耐性」、プレナム出版社、ニューヨーク市、１９９０年）や、スタッパ氏による「集積回路の欠陥感受性のモデル化」（ＩＢＭ Ｊ． Ｒｅｓ． Ｄｅｖｅｌｏｐ．、第２７巻、第６号、１９８３年１１月）を参照されたい。これらの文献の全体は参照により本明細書に包含される。）しかし一例を挙げれば、最も普通にも散られる分布は
【数９】
である。ここで、Ｄ０は、ｘ０より大きな観察された欠陥の総数（欠陥／ｃｍ２）。Ｐは、欠陥数がサイズと共に減少する率を表す無次元数。典型的にはＰは２〜４である。Ｋは以下のような規格化因子である。
【数１０】
【００９４】
以下の２つの節では、特性解析ビヒクルから欠陥サイズ分布を抽出する技法を説明する。
【００９５】
ネスト構造体技法
ネスト構造体は欠陥サイズ分布を抽出するために設計される。これは図２１に示したように、幅ｗと間隔ｓとを有するＮ本の線から構成される。線１と２の間、２と３の間、３と４の間、・・・、Ｎ−１とＮの間の短絡電流を計測することにより、この構造をテストする。電流が所定の限度を超える場合に短絡と判断する。また、線１、２、３、・・・、Ｎ−１、Ｎの抵抗値をを計測することにより、断線をテストできる。抵抗値が所定の限度を超える場合に断線と判断する。同時に短絡している線の数を調べることにより欠陥サイズ分布を求めることができる。
【００９６】
２線のみが短絡している場合には欠陥サイズはｓより大きく、３ｗ＋２ｓより大きくはない。ｓより小さい欠陥は短絡を起こさせない。３ｗ＋２ｓより大きい欠陥は少なくとも３線の短絡を起こさせる。様々な短絡線数に対して、サイズの範囲は以下のようになる。
【表２３】
【００９７】
範囲には重複がある。したがって、欠陥サイズ分布を直接の計算から求めることはできない。この制約はｐの抽出に制限を加えるだけである。したがってｐを予測するためには、全ての偶数番号線を用いて分布を計算し、次に、全ての奇数番号線を用いて計算する。最後に２つの値を平均してｐを予測する。ｐを抽出するためにはｌｎ（ｌｏｇ）（ｘ線短絡の欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）のプロットを行う。この直線の傾斜が−ｐとなることが証明できる。線の各組での欠陥数を数えてこの構造体の面積で除すればＤ０が求まる。しかし、非常に大きいＤ０に対してはこの予測は楽観的すぎる。このテスト構造体に類似した構造体から欠陥サイズ分布を抽出することに関する更なる情報は、たとえば、ケール氏、マリー氏、およびトーマス氏による「テスト構造体データを用いたＩＣ層中の欠陥サイズ分布の抽出」（半導体製造に関するＩＥＥＥ紀要、第７巻、第３号、１９９４年８月、３５４〜３６８ページ）に説明されている。この文献の全体は参照により本明細書に包含される。
【００９８】
一例として、１００ダイを有する１つのウェハから得た以下のデータを考察する。
【００９９】
【表２４】
【０１００】
構造体サイズを１ｃｍ２とすれば、Ｄ０は９８＋１１＋４＋２＋１＝１３３／（１００＊１）＝１．３３欠陥／ｃｍ２となる。また、ｌｏｇ（欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）のプロット（図２２）からはｐ＝２．０５が求まる。
【０１０１】
櫛形構造体技法
幅＝間隔＝ｓの櫛形を仮定すれば、この構造体の歩留りは以下のように表される。
【数１１】
【０１０２】
したがって、ｌｎ［｜ｌｎ（Ｙ）｜］対ｌｎ（ｓ）のプロットの傾斜からｐが予測できる。Ｄ０を抽出する技法は上述のものと同じである。
【０１０３】
歩留りの影響および評価
充分な数の特性解析ビヒクルを用いて実験を行って各特性解析ビヒクルに関する歩留り予測を行えば、結果をスプレッドシートに記入して歩留り改善活動の優先順位づけをすることができる。表ＸＩＶ〜表ＸＶＩには、このようなスプレッドシートに記入する情報の一例を示す。表では、金属歩留り、ポリおよび能動領域（ＡＡ）の歩留り（表ＸＩＶ）、コンタクトおよびバイアの歩留り（表ＸＶ）、そして素子歩留り（表ＸＶＩ）の各部分に区分けしてある。左欄は系統的な歩留り低下機構であり、右欄はランダムな歩留り低下機構である。系統的欠陥の正確な種類は製品や技術ごとに異なるので、表ＸＩＶ〜表ＸＶＩに示したものは一例である。
【０１０４】
通常、スプレッドシートに列挙した各モジュールに対して目標値が設定される。モジュール歩留りが目標値から離れるほど、この問題を解決するためにより多くの努力と資源が投入される。たとえば、表ＸＩＶ〜表ＸＶＩに示した例の各モジュールに対する目標値を９５％と設定した場合には、（Ｍ２→Ｍ３）バイア（７５．１２％）、（Ｍ１→M２）バイア（８１．９２％）、Ｍ１短絡（８２．２５％）、ポリへのコンタクト（８７．２２％）の順で目標値を下回っており、（Ｍ２→M3）バイアが最も努力を要し、ポリへのコンタクトは努力が少なくて良い。
【０１０５】
各モジュール内でも、どの部分で最も歩留り低下が大きいかを知ることができる。つまり、或る特定の系統的機構により歩留りが低下しているのか、またはランダム欠陥の問題に過ぎないのか、またはこれらの組合せなのか、ということである。たとえば表ＸＶにおける（Ｍ２→M３）バイアの歩留り低下は、M３上で長い金属ランナへ接続するバイアに影響を与えている系統的問題のレベル（７７．４０％）が著しい。（Ｍ１→M２）バイアは、ランダム欠陥問題（９２．４９％）に加えて、これと同じ問題を抱えている（９１．５２％）。（Ｍ１→M２）バイアの歩留り問題を解決するためにはこれら２つの問題を解決しなければならない。
【０１０６】
表ＸＩＶにおけるＭ１の歩留り低下も、狭い間隔の近傍の広い線に影響を与えている系統的問題（９９．６６％）に加えて、ランダム欠陥問題（８５．２３％）を抱えている。これらの問題を解決するためには金属１を改善しなければならない。スプレッドシートのその他のモジュールに関しても同様のことが言える。
【０１０７】
歩留りが最低のモジュールについては、更に別の特性解析ビヒクルを多数用いて実験を行う必要がある。モジュール歩留りの向上を試行、改善、実現するためには、通常これらの特性解析ビヒクルを分割する。目標値内にあるモジュールに関しても、このモジュールの歩留りに低下やその他の変化が起こっていないことを確認するために、簡略化したフローでの特性解析ビヒクルを用いて定期的にモニタする必要がある。しかしこのような特性解析ビヒクルを用いた実験は、問題のあるモジュールに対する実験より頻度を落して良い。
【０１０８】
（公開時に提供されなかった）
【０１０９】
（公開時に提供されなかった）
【０１１０】
【表２５】
【表２６】
【０１１１】
【表２７】
【表２８】
【表２９】
【０１１２】
【表３０】
【０１１３】
本発明を実施例に基づいて説明してきたが、これに限定するものではない。本発明の範囲から乖離することなく当業者によって容易に為され得るその他の変更や実施例を含むように、添付の請求範囲は広く解釈すべきである。
【図面の簡単な説明】
【図１】 図１は、本発明に係るシステムの好適な実施例において行われるステップを示すブロック図である。
【図２】 図２は、フィードバックを行う本発明に係るシステムにおいて追加されるステップを示すブロック図である。
【図３】図３は、本発明に係る素子近傍／プロセス近傍（DN／PN：ｄｅｖｉｃｅ ｎｅｉｇｈｂｏｒｈｏｏｄ／ｐｒｏｃｅｓｓ ｎｅｉｇｈｂｏｒｈｏｏｄ）特性解析ビヒクル（ＣＶ：ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｖｅｈｉｃｌｅ）の平面図である。
【図４】 図４は、図３に示したＤＮＣＶの平面図である。
【図５】 図５は、図３に示したＰＮＣＶの平面図である。
【図６】 図６Ａは、ダミー素子に囲まれた図４のＤＮＣＶ内のテスト中の素子を示す図である。
図６Ｂは、図６Ａの細部を示す拡大図である。
【図７】 図７は、図４のＤＮＣＶにおけるゲート長と能動幅についての代表的なＤＯＥ（ｄｅｓｉｇｎ ｏｆ ｅｘｐｅｒｉｍｅｎｔｓ：設計実験）変数を示す図である。
【図８】 図８は、図４のＤＮＣＶにおけるポリゲート素子のゲート長とポリ間隔についての代表的なＤＯＥ変数を示す図である。
【図９】 図９Ａおよび図９Ｂは、図４のＤＮＣＶにおける能動長と能動幅を有する能動領域と、能動領域間隔と、についての代表的なＤＯＥ変数を示す図である。
図９Ｃは、図９Ａおよび図９Ｂで言及した図４のＤＮＣＶの構造寸法を示す図である。
【図１０】 図１０Ａ〜図１０Ｃは、表３に示した測定のための図４のＤＮＣＶの特殊構造の寸法を示す図である。
【図１１】 図１１は、図５のＰＮＣＶにおける線幅構造を備えた代表的なＰＮモジュールの平面図である。
【図１２】 図１２Ａおよび図１２Ｂは、表４で言及した図５のＰＮＣＶにおけるブリッジ構造および櫛形構造を示す図である。
【図１３】 図１３Ａおよび図１３Ｂは、表５で言及した臨界寸法とシート抵抗を測定するための図５のＰＮＣＶの構造を示す図である。
【図１４】 図１４は、図５のＰＮＣＶにおける臨界寸法を測定するためのケルビン構造を示す平面図である。
【図１５】 図１５Ａ〜図１５Ｃは、表６で言及した接合漏れ電流を測定するための図５のＰＮＣＶの構造を示す図である。
【図１６】 図１６は、図５のＰＮＣＶにおけるコンタクトとバイアの整列を調べるための構造を示す図である。
【図１７】 図１７は、図５に示したＴＥＳＴＣＨＩＰモジュールにおけるゲート−コンタクト間隔の影響を調べるための構造を示す図である。
【図１８】 図１８は、基本素子近傍セルの詳細を示す模式図である。
【図１９】 図１９は、特性解析ビヒクルにおける「短絡可能領域」の定義を示す図である。
【図２０】 図２０は、Ｔ字形終端部の歩留りを解析するためのテストパターンを示す図である。
【図２１】 図２１は、欠陥サイズ分布を求めるためのネスト構造を示す図である。
【図２２】 図２２は、短絡線数、線間隔、および線幅に関係するパラメータに対して故障を対数プロットした図である。
本願は米国特許出願第０９／４４２，６９９号（１９９９年１１月１８日出願）の一部継続出願である。また、本願においては、米国特許仮出願第６０／１６６，３０７号（１９９９年１１月１８日出願）および米国特許仮出願第６０／１６６，３０８号（１９９９年１１月１８日出願）に基づく権利を行使する。
【０００２】
発明の背景
本発明は、一般的には集積回路の製造、より詳しくは製造歩留りを向上させるシステムおよび方法に関する。
【０００３】
線幅がサブミクロンとなるまで発展を続けてきたシリコンをベースとする集積回路技術では、現在、数百万個の回路要素から成るチップを製造できる。このプロセスは非常に複雑であって、半導体、金属、絶縁体といった様々な材質のマルチレベルパターンを生成するための多数のプロセスステップを必要とする。各回路部分は、マルチレベル構造を有する金属配線によって、多数の微小なバイアホールを通して相互に接続される。各プロセスステップでは、これらの微細構造体の構造や材質に３次元の統計的ばらつきが生じる。系統的な欠陥やランダムな欠陥を含むこれらの統計的ばらつきは製品の歩留りと特性の両方を低下させ得る。歩留りや特性を低下させる要因はチップやウェハの各点ごとに変化し得るし、また、ウェハごとにも変化し得る。
【０００４】
プロセス機能に関する高度の知識に基づいて行われる集積回路チップの最初の設計シミュレーションでは、標準の素子論理単位セルとメモリ単位セルとアナログ単位セルとを規定する標準セルライブラリと、多層膜構造および能動素子構造の限界と所望の寸法とを決定する設計ルールと、が作成される。この情報は、集積回路製品を製造するためのマスクセットの製作に使用される。また、各マスクレベルにおける多数のプロセスを詳細に規定する一組の製造プロセス仕様も作成される。各プロセスレベル用に製作されたマスクによって、Ｓｉ基板に平行な２次元、つまり各プロセス層の平面内の寸法が規定される。さらに、製造プロセス仕様に基づいてその材質と特性とが決定されると共に、Ｓｉ基板に垂直な第３の次元、つまり拡散深さや金属層の厚さや熱成長酸化層および堆積酸化層の厚さが決定される。
【０００５】
新たなチップの設計に際して安定で実用的な製造プロセスを構成するためには、設計の反復が何度か必要となる場合がある。これらの反復ではマスクセットと製造仕様の両方の変更が起こり得る。このようなハイテク製品の出荷の生産サイクルのモデル化には、古典的なＳ字型の「学習曲線」が一般的に用いられている。この曲線の最初の平坦部分は設計およびプロセスの初期の試行の部分を表しており、一般には、非常に低く、安定しない歩留りでの生産時期に対応する。この初期段階では、低くとも安定した歩留りを得るべくプロセスを安定化するために製造プロセス仕様に変更を加えることができる。この生産サイクルの、いわゆる「立上り」部分は製品歩留りが安定化すると共に急速に向上する時期である。「学習曲線」の最後の部分は比較的平坦であり、製品歩留りが平坦で安定した時期に対応する。この段階では製品コストは実質的に歩留りで決まる。これは、全ての製造コストがほぼ一定となるからである。良く知られているように、この学習曲線サイクルの最初の２つの部分の製造コストは非常に高くなる。これは、数十億ドルの製造設備の減価償却費や高度な技術者の人件費によるものである。したがって、収益がプラスになるのは「立上り」サイクルの或る時点からであり、事業全体として収益が得られるのは、一般に、一定歩留りサイクルの初期からである。
【０００６】
この３０年間の集積回路技術では、回路の集積度は指数関数的に増加してきた。これは、特徴的「線幅」をサブミクロンにまで縮小することにより達成された。これにより、新製品の導入や既存製品の保守に対する経済的要件を考慮することが重要となってきている。つまりこれは、コスト要因がこの産業にとって非常に重要になってきているからである。
【０００７】
一般に集積回路の初期設計段階では、プロセスの変更を包括的に試行することによってではなく、複雑なシミュレーションプログラムを使用することによって、歩留りや特性の要因の最適化が行われる。プロセスの変更ではなくシミュレーションプログラムを使用する動機は、プロセスステップを操作するにはずっと大きなコストが必要となるからである。
【０００８】
集積回路製品の統計的歩留りモデルを作成するために、観察された欠陥のクラスを設計ルールやプロセスステップと関係づける高度なシミュレーションプログラムが作成されている。たとえば、マスクセットからのデータを所与としてチップ内の歩留り分布を予測する試みが為されている。これらのプログラムは集積回路技術に関する知識面では寄与しているが、新製品や既存製品の歩留りや特性に関して直接的な効果を上げることは困難であった。これは、結果として得られる設計が極度に広い範囲の変化を含む場合には、１つのプログラムで集積回路製品の１つのクラスをカバーすることが非常に困難だからである。この例は、ランダムな論理素子の大型のアセンブリの或る特定の設計における相互接続の形式に関する（マルチレベルの）配線の長さや形状およびバイアホールにおける広範囲の変化である。このような場合には、この予測範囲を超える変化をシミュレーションモデルに取り入れることは困難である。結論たして、従来技術に係るシミュレーションプログラムは最初の製品設計を作成する際には有用であるが、学習曲線を最適化したり、初期設計の特性を向上させる上ではあまり有用ではなかった。
【０００９】
集積回路チップはウェハレベルで総合的な全数検査を受ける。これを行う製品テスタは非常に高価であるが、機能することをテストすることを主目的として設計されている。つまり、この結果からはチップの一応の特性が計測されるのみである。これは、プローブ接触点の配置や計測回路の能力が制限されていることにより、このチップの通常動作であるナノ秒スイッチング速度の正確な計測ができないからである。また製品テスタでは、製品設計上の決定要因を解析するための最悪状況での配線およびバイア（ｖｉａ）の多数の経路や最悪状況でのゲート論理回路のファンイン−ファンアウト状態を計測することができない。したがって製品テスタでは、歩留りに大きなばらつきがある場合でもこの原因を判定することができず、また、集積回路製品の現状の歩留りや特性を向上させるための充分な情報が得られない。
【００１０】
従来技術では、製品チップのチップレチクル内のスクライブ線領域（または、ボンディングパッド間の領域）にプロセスモニタ回路を設けることによりこの問題に対処してきた。このテスト構造は、通常、「スクライブ線モニタ（ＳＬＭ：ｓｃｒｉｂｅ ｌｉｎｅ ｍｏｎｉｔｏｒ）」と呼ばれる。この種のモニタの初期のものでは、このテスト構造について行ったＤＣテストの結果からシミュレーションモデルを用いてＡＣ動作を外挿することを意図していた。最近の従来技術では、各素子の特性や歩留りを部分的にテストできるリングオシレータやマルチプレキサ素子などをＳＬＭに内部回路として設けるＡＣテスト法が開発されている。しかし、この場合のＳＬＭの回路集積度は、製品チップ内の高集積度回路の大型アセンブリの挙動を正しく再現するには適切ではないことが分かっている。これは、マスクの光学的効果やフォトリソグラフィプロセスによって起こる。イワサ氏らによる米国特許第５，７０３，３０８号では、製品構造内部と共通のテストトランジスタに接続することによりこの問題を軽減している。他のＳＬＭの設計例としては、回路遅延に影響を及ぼす最悪状況を再現するように選んだ配線長さとバイアホールのいくつかの組合せから成るものが挙げられる。他の例としては、論理素子の平均スイッチング時間を計測するために反転ゲートをいくつか直列接続したものもある。スガサワラ氏による米国特許第６，１２４，１４３号では、１より多いレベルで配線とバイアホールの再現を行っている。
【００１１】
シミュレーションプログラムやチップテスト法によって歩留りを予測する試みの成功の度合は様々である。したがって、集積回路製品の歩留り予測のためのシステムおよび方法を改良する必要がある。
【００１２】
発明の概要
特性解析ビヒクルが単一のダイから構成されており、能動素子内の第１の複数のプロセスばらつきとこの能動素子の周囲の領域に影響を与える第２の複数のプロセスばらつきとによる電気特性のばらつきの計測を可能にする素子近傍テストモジュールを備えている。この素子近傍テストモジュールは、少なくとも１つの能動テスト素子とダミー素子アレイとを備えており、能動テスト素子はこのアレイ内に配置されている。
【００１３】
詳細な説明
米国特許出願第０９／４４２，６９９号（１９９９年１１月１８日出願）、米国特許仮出願第６０／１６６，３０７号（１９９９年１１月１８日出願）、および米国特許仮出願第６０／１６６，３０８号（１９９９年１１月１８日出願）の全体は、参照により本明細書に包含される。
【００１４】
本発明の実施例において鍵となる素子は、様々な集積回路ファミリーに対する如何なる製造プロセスをも包括的に再現できる単一チップ、すなわち素子近傍／プロセス近傍特性解析ビヒクル（ＤＮ／ＰＮＣＶ）である。ＤＮ／ＰＮＣＶは、製品の歩留りと特性を決定する製造プロセスの決定要因を効果的に計測する手段となる。
【００１５】
またＤＮ／ＰＮＣＶは、上述の「学習曲線」の最初の２つの部分の期間を著しく短縮する手段を提供する。さらに生産サイクルの最終段階にあっては、ＤＮ／ＰＮＣＶを用いて集積回路製品の歩留りと特性を向上させることができる。つまりＤＮ／ＰＮＣＶは、一般に、生産サイクルの何れの開発段階においても歩留りおよび／または特性の向上のために利用することができる。したがってＤＮ／ＰＮＣＶは、サブミクロン集積回路技術における開発および製造で生じる重要な問題の大部分に対して、これを解決するための新たなアプローチを提供する。
【００１６】
ＤＮモジュールは、素子に影響を与える第１の複数のプロセスばらつきと、このテストすべき素子の周囲にあるその他の素子に影響を与える第２の複数のプロセスばらつきとによる素子特性への影響をテストする。同様にＰＮモジュールは、この構造に影響を与える第１の複数のプロセスばらつきによるこの構造の電気的特性への影響と、周囲のその他の構造に影響を与える第２の複数のプロセスばらつきによる影響とをテストする。（これらの構造としては、櫛形構造やスネーク構造などが挙げられる。）
【００１７】
図１は、全体を符号１０で示した本発明に係る集積回路歩留りを予測するためのシステムで行われるステップを示すブロック図である。システム１０では少なくとも１種類の特性解析ビヒクル（ｖｅｈｉｃｌｅ）１２を使用する。特性解析ビヒクル１２は、最終製品に組込まれる少なくとも１種類の構造を再現する少なくとも１つの特定の構造を組込んだ集積回路構造体を構成するに必要な情報を含んだソフトウエアの形式であることが好ましい。たとえば特性解析ビヒクル１２は、考察対象とするプロセスフロー（ｐｒｏｃｅｓｓ ｆｌｏｗ）の金属相互接続モジュールの良好性と生産性を試験するために所定のリソグラフィ層の特性解析を行うことができるテストビヒクルを構成しても良い。この構造体は、製造プロセスを流れている実際の製品ないし製品種類に充分類似した構造および寸法を有していなければならない。これは、製造プロセスで製品に影響を与え得る様々な障害を確実に把握したり、その兆候を捉えるために必要である。特性解析ビヒクル１２は、提案されている製品レイアウトの１以上の属性に整合する構造を備えている。たとえば特性解析ビヒクル１２は、提案されている製品レイアウト（線幅、線間隔、線繰返し周期、線屈曲、線延伸など）を再現する構造を備えたレイアウトを有するＣＶモジュールであっても良い。これにより、この特定の設計に影響を与えたり歩留りを低下させたりし得る障害を判定できる。
【００１８】
特性解析ビヒクル１２は、また、提案された設計の１以上の能動領域と近傍構造を再現しても良い。これにより、近傍レイアウトが素子特性やプロセスパラメータに与える影響を調べたり、レイアウト属性の関数として素子パラメータをモデル化したり、製品特性に最も影響を与える素子を判定したりできる。
【００１９】
製造中の製品に発生し得る歩留りに関する問題を評価して診断するための情報を提供することに加えて、特性解析ビヒクル１２は、正確な歩留りを予測するための歩留りモデル１６を構成するように設計される。これらの歩留りモデル１６は、生産計画や、全プロセスに渡る歩留り改善活動の順位づけや、生産性向上のためにこの製品の元の設計を変更すること等の目的で利用できるが、目的はこれらに限定されない。
【００２０】
本発明において考察する特性解析ビヒクル１２のテスト構造の大部分は電気的テスト用に設計されている。したがって、各特性解析ビヒクルによって評価されるモジュールの障害や欠陥の検出の信頼性は非常に高い。通常の検査機器ではこのように高い信頼性は得られない。また、比較的、データ収集の速度が速く、データ量が大きい。これは電気的テストは高速で安価だからである。したがって、統計的に有効な診断モデルおよび／または歩留りモデルを作成できる。
【００２１】
特性解析ビヒクル１２は、レチクルセット（ｒｅｔｉｃｌｅ ｓｅｔ）の製作に用いるテープまたはディスク上にＧＤＳ２レイアウトの形式で形成されることが好ましい。このレチクルセットは、歩留りモデル１６を作成するための製造サイクル１４の所定の部分で使用される。したがって歩留りモデル１６は、特性解析ビヒクル１２を備えたレチクルセットを用いた所定の製造プロセスステップを経たウェハの少なくとも一部分からの計測データに基づいて構成されることが好ましい。
【００２２】
歩留りモデル１６には、特性解析ビヒクル１２に規定されたレイアウトを組込むだけでなく、これを製作するプロセス操作で導入された人為構造を組込む。さらに、歩留りモデル１６にはプロトタイプのアーキテクチャパターンやレイアウトパターンを組込んでも良く、また、電気的テストデータの収集を可能とする構造や、歩留り予測の精度や信頼性を向上させるために動作速度でのプロトタイプ部分のテストを可能にする構造を組込んでも良い。
【００２３】
抽出エンジン（抽出装置：ｅｘｔｒａｃｔｉｏｎ ｅｎｇｉｎｅ）１８は、提案された製品レイアウト２０からレイアウト属性を抽出すると共にこの情報を歩留りモデル１６に供給して製品歩留り予測２２を得るためのツールである。このレイアウト属性としては、たとえば、バイア冗長性、臨界面積、正味長さ分布、線幅／間隔分布が挙げられる。こうして、提案された製品レイアウト２０から得られるレイアウト属性と、特性解析ビヒクル１２からの情報に基づいて作成された歩留りモデル１６からのデータとが与えられれば製品歩留り２２が予測できる。本発明に係るシステムおよび方法を用いれば、所定の属性、機能ブロック、または機能層に関連づけた製品歩留り予測や、製品レイアウト全体としての歩留り予測が得られる。
【００２４】
図２は、本発明に係る集積回路歩留り予測システム１０のブロック図である。このシステム１０は、抽出エンジン２８によって製品レイアウト２０から設計属性２６を抽出するための、全体を符号２４で示すフィードバックループを更に備えている。本発明のこの特徴によれば、特性解析ビヒクル１２は製品レイアウト２０の属性を用いて開発することができる。この場合には製品レイアウト２０の属性を抽出して、属性の範囲が特性解析ビヒクル１２内に分布することを保障することができる。たとえば、製品レイアウト２０を解析して線間隔分布、線幅分布、密集度分布、およびアイランドパターン数を決定すれば製造プロセスの設計ルールの全体セットの部分セットを開発することができ、この部分セットは考察対象の特定の製品レイアウトに適用できる。パターンに関しては、この製品レイアウト解析は最も普通のパターン、２番目に普通のパターン、等々を判定する。これらは抽出エンジン２８によって抽出され、特性解析ビヒクル１２に組込むためにこれらの全てのパターンを包含する設計属性（ｄｅｓｉｇｎ ａｔｔｒｉｂｕｔｅ）２６が作成される。密集度（集積度）に関しては、製品レイアウト解析により第１の金属層の密集度が１０〜５０％であると判定された場合には、特性解析ビヒクル１２はこの第１の金属層を１０〜５０％の全範囲で含む。
【００２５】
図３には、素子近傍およびプロセス近傍テストエンジニアリンググループ（ＤＮ／ＰＮＣＶ）や他の特殊な構造モジュールを備えたＤＮ／ＰＮＣＶテストビヒクルのレイアウトを示す。素子近傍（ＤＮ）部分は２００以上のＮＭＯＳおよびＰＭＯＳトランジスタ構造を備えている。ＤＮＣＶの目的は、ダイ内のパターンばらつきがトランジスタ特性に与える影響を計測することである。テスト素子をダミートランジスタアレイ内に配置することにより局所的なパターン依存性を求める。ＤＮＣＶにおける基本的変量（ｖａｒｉａｎｔ）はポリシリコン密集度と能動領域密集度である。また、コンタクト−ゲート間隔の影響を調べるための特殊な構造が組込まれている。
【００２６】
この設計におけるＰＮＣＶ部分は、典型的には１７以上の部分モジュールから構成されている。これらのモジュールを備えた領域は製品チップの大きな面積に相応するサイズを再現している。これらのモジュールの目的は、ダイ内のパターンばらつきが系統的な歩留り低下に与える影響を、ブリッジング、接合漏れ電流、ＣＤ線幅ばらつき、および、コンタクトおよびバイアの形成と関連づけて計測することである。ＤＮＣＶと同様にＰＮＣＶは、テスト構造体周囲の局所的プロセス環境を変化させることによりパターン依存特性解析を行う。こうしてＰＮＣＶは、通常の製造中に起こり得るダイ内パターン依存性プロセスばらつきを効果的にシミュレーションできる。ＤＮＣＶとＰＮＣＶの両方でプロセス近傍の効果を把握することにより、プロセスをデバッグし生産に向けて準備するためのより包括的なビヒクルを構成できる。これらのＣＶとは別に、ウェルおよびチャンネルのプロファイルや、Ｎ＋およびＰ＋シート抵抗の特性解析を行うビヒクルが特殊な構造モジュールとして設けてある。また、その他の構造体はコンタクト−ゲート間隔の効果を調べるためのものである。
【００２７】
２．０ ＤＮ／ＰＮＣＶの平面構造および説明
本節ではＤＮ／ＰＮＣＶの各モジュールの平面構造および基本事項の説明を行う。本節で説明する各モジュールの詳細な説明は第３節で行う。
【００２８】
図３に示したように、ＤＮ／ＰＮＣＶテストチップは４つの主要なモジュール、すなわちＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰ、ＴＥＳＴＣＨＩＰ、から構成されている。ＤＮモジュールは、電気的な素子特性のばらつきを局所的プロセス環境の関数として計測する。ＤＮモジュールは２種類のサブモジュール（すなわち、ＮＭＯＳおよびＰＭＯＳ）と３つのプロセス効果サブモジュール（すなわち、ｐｏｌｙ＿ｖａｒｉａｎｔ（ポリ変数）、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ（能動変数）、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅ（特殊構造））に分かれている。
【００２９】
図４はＤＮＣＶの平面図である。ｐｏｌｙ＿ｖａｒｉａｎｔサブモジュールはポリシリコン密集度と電気的素子特性の関係を計測する。ｍａｃｒｏ＿ｅｆｆｅｃｔ（マクロ効果）とｍｉｃｒｏ＿ｅｆｆｅｃｔ（ミクロ効果）の両方を調べる。ｐｏｌｙ＿ｖａｒｉａｎｔモジュールと同様に、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ構造体ではａｃｔｉｖｅ＿ａｒｅａ（能動領域）密集度がトランジスタの電気的特性に与える影響を調べる。また、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅモジュールではｃｏｎｔａｃｔ＿ｔｏ＿ｐｏｌｙ（コンタクト−ポリ）間隔、ｃｏｎｔａｃｔ＿ｔｏ＿ｃｏｎｔａｃｔ（コンタクト−コンタクト）間隔、ｐｏｌｙ＿ｔｏ＿ｐｏｌｙ（ポリ−ポリ）間隔の効果を、コンタクトサイズによる影響と共に調べる。
【００３０】
図５に示したＰＮテストビヒクルは４種類の効果モジュール（すなわち、ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ（ブリッジ構造）、ＣＤ（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ（臨界寸法およびシート抵抗）、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ（接合漏れ電流）、ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａ（コンタクトおよびバイア））に分かれている。ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ素子は５つのモジュールから構成されており、それぞれ、フィールド酸化膜上のｐｏｌｙ＿ｔｏ＿ｐｏｌｙブリッジング、ｐｏｌｙ＿ｔｏ＿ａｃｔｉｖｅブリッジング（ＮおよびＰ）、フィールド酸化膜の周縁部でのストリング（ｓｔｒｉｎｇｅｒ）によるｐｏｌｙ＿ｔｏ＿ｐｏｌｙブリッジング（ＮおよびＰ）を調べる。ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ構造体ではＣＤ制御（たとえば、線幅）を計測すると共に、能動領域（Ｎ＋およびＰ＋）、ゲート（Ｎ＋およびＰ＋）、および相互接続層（金属１、金属２、金属３、金属４）のシート抵抗を計測する。チップのこの部分は合計で４つのサブモジュールと６２の個別構造体から構成されている。ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ部分は、合計２４の素子から成る２つのモジュールから構成されており、Ｎ＋およびＰ＋能動領域の面積漏れ電流と、ゲートやフィールド部で区切られているこの能動領域の周縁部漏れ電流とを計測する。またｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａサブモジュールは、４層金属プロセス用の全てのコンタクトおよびバイアの形成に関するガイドラインを得ることを目的としている。この部分は、合計９０のテスト構造体から成る６つのサブモジュールから構成されている。
【００３１】
図５に示してあるＭＯＳＣＡＰモジュールおよびＴＥＳＴＣＨＩＰモジュールは、能動領域のシート抵抗やｗｅｌｌ＿ｐｒｏｆｉｌｅ（ウェルプロファイル）およびｃｈａｎｎｅｌ＿ｐｒｏｆｉｌｅ（チャンネルプロファイル）を計測する特殊な素子と、コンタクト−ポリゲート間隔が歩留りに与える影響を判定するための構造体とを備えている。
【００３２】
３．０ モジュールおよび構造体の説明
本節ではＤＮ／ＰＮＣＶの組成および構造を説明する。ＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰモジュール、およびＴＥＳＴＣＨＩＰモジュールを第３．１節〜第３．４節の各節で取扱う。第４節では特殊素子の配置、パッドの配置、計測パラメータについて説明する。
【００３３】
３．１ ＤＮＣＶ
ＤＮＣＶの目的は、局所的なプロセス環境がＭＯＳトランジスタの最終的な電気特性に与える影響を計測することである。これは、ポリ領域密集度や能動領域密集度などのパラメータに関して特定の値に調整することができるダミー素子の「海」の中にテストすべき素子を配置することで行われる。このようなレイアウトの一例を図６に示す。この図では面積の大部分がダミー構造体で満たされている。テストすべき素子はダミー素子アレイの中央に配置されている。このようにして、局所的なプロセス環境が効果的に制御できる。ＤＮモジュールはＮＭＯＳおよびＰＭＯＳという２種類のモジュールから構成されている。これらは組成が等しく、また、ｐｏｌｙ＿ｖａｒｉａｎｔ、ａｃｔｉｖｅ＿ｖａｒｉａｎｔ、ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅという３つの効果サブモジュールから成る。各サブモジュールを以下の第３．１．１節〜第３．１．３節で詳述する。
【００３４】
３．１．１ ｐｏｌｙ＿ｖａｒｉａｎｔ
ポリシリコンエッチのローディング効果は最終的な回路特性に潜在的に影響を与え得る。これは、マクロおよびミクロの両方の密集度効果によってダイ内でのゲート長に予期しないテスト不可能なばらつきを生じるからである。マクロおよびミクロのポリシリコン密集度がゲート長に与える影響をゲート長およびゲート幅の関数として調べる設計実験（ＤＯＥ：ｄｅｓｉｇｎ ｏｆ ｅｘｐｅｒｉｍｅｎｔｓ）では、ｐｏｌｙ＿ｖａｒｉａｎｔモジュールは５４のトランジスタ構造体を備えている。ゲート長および能動幅に関する設計実験を図７にまとめた。ゲート長／能動幅を６つのトランジスタセットで変化させると共に、マクロなポリシリコン密集度を変化させた別の設計実験を行った。マクロな変化は、各テスト構造体内のダミートランジスタについてゲート長とゲート幅を調整することにより作り出した。ミクロな密集度効果は、近接するゲートフィンガの数を変化させることにより制御した。概略ポリシリコン密集度とマルチゲート変更のリストを表１に示す。
【００３５】
【表１】
マクロローディング効果に加えて、ゲートエッチ中のミクロローディング効果をマルチゲート構造を用いて調べた。この実験では能動幅を２μmの一定値に保つと共に、ゲート長、ゲート間隔、ゲート数を図８に示すように変化させた。局所的ポリシリコン密集度を再び変化させることによりマクロローディング効果も調べた。マルチフィンガ構造の場合のポリシリコン密集度の変化を表２に示す。表２には、ＰＮＣＶモジュールにおけるポリシリコンマルチゲートＤＯＥのポリシリコン密集度の目標値を示している。
【００３７】
【表２】
３．１．２ ａｃｔｉｖｅ＿ｖａｒｉａｎｔ
能動層エッチローディング効果は最終的な回路特性に潜在的に影響を与え得る。これは、ｓｈａｌｌｏｗ＿ｔｒｅｎｃｈ＿ｉｓｏｌａｔｉｏｎ（浅いトレンチ分離）プロファイルに予期しない定量不可能なばらつきを生じるからである。このばらつきは、ポリブリッジングや漏れ電流超過などによる系統的な歩留り低下として現われる。能動領域密集度が素子特性に与える影響をゲート長およびゲート幅の関数として調べる設計実験では、ａｃｔｉｖｅ＿ｖａｒｉａｎｔモジュールは４５のトランジスタ構造体を備えている。ゲート長およびゲート幅に関するＤＯＥを図９Ａおよび図９Ｂにまとめた。能動領域密集度は、各テスト構造体内のダミートランジスタのＸ間隔およびＹ間隔を調節することにより制御した。能動領域間隔ＳｘおよびＳｙに関するＤＯＥを図９Ｃに示す。この場合にはテスト構造体のダミートランジスタのゲート長は一定である。
【００３９】
３．１．３ ｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅ
ポリシリコン密集度および能動領域密集度に加えて、ＤＮＣＶでは、コンタクト−ポリ間隔、コンタクト−コンタクト間隔、ポリ−ポリ間隔の効果を、コンタクトサイズによる影響と共に調べる。この設計実験はｓｐｅｃｉａｌ＿ｓｔｒｕｃｔｕｒｅモジュールにより行われる。その際の変数の仕様を表３および図１０Ａ〜図１０Ｃに示す。表３にはＰＮＣＶモジュールにおける特殊構造体および特殊素子の臨界寸法に関する設計実験の要約を示す。
【００４０】
【表３】
図１８は基本ＤＮセル１８００を示す平面図である。ＤＮセル１８００はその中央に、素子シート抵抗およびケルビンシート抵抗の計測に使用できる構造体１８０２を備えており、素子１８０４のゲートのシート抵抗を計測する。構造体１８０２は、ゲート１８０５の延長部であるストライブ１８０６を備えている。ストライブ１８０６は端部に４つのコンタクト１８０８を備えている。電流を２つのコンタクト１８０８に注入して、残りの２つのコンタクトの間で電圧降下を計測する。素子１８０４が機能することもテストできる。これは、ゲート線１８０５を通して電流を注入してゲート線の両端で電圧降下を計測することにより行う。これによってｗに比例する指標が得られ、これをファンデルポー（Ｖａｎ ｄｅｒ Ｐａｕｗ）計測と組合せればシート抵抗が得られる。
【００４２】
３．２ ＰＮＣＶ
ＰＮＣＶの目的は、所与のテスト構造体の周囲の環境を変化させてｗｉｔｈｉｎ＿ｄｉｅ（ダイ内）パターン依存性ばらつきをシミュレーションすることである。ＤＮＣＶの場合と同様に、製品チップの大きな面積に匹敵する大きな面積に渡って局所的環境が制御される。このようなレイアウトの一例を図１１に示す。この図では、線幅を計測するための構造体を、局所的エッチ環境を調べるための櫛形組合せ（ｃｏｍｂ−ｉｎ−ｃｏｍｂ）構造体が取り囲んでいる。櫛の線幅と間隔を変化させることにより局所的なプロセス環境を効果的に制御できると共に、ＣＤをプロセス層密集度と関係づけることができる。このようにして、このテスト構造体は実際に得られる製品のより正確な予測子として機能する。
【００４３】
ＰＮＣＶはｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ、ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ、ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａという４つの主要なサブモジュールから構成されている。各サブモジュールを以下の第３．２．１節〜第３．２．４節で詳述する。
【００４４】
３．２．１ ｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅ
全体がスネーク構造および櫛形構造で構成されたｂｒｉｄｇｉｎｇ＿ｓｔｒｕｃｔｕｒｅモジュールは、ポリシリコンピッチおよび能動領域ピッチがポリシリコンブリッジングによって系統的な歩留り低下を惹き起こす影響を計測するために組込まれている。このモジュールはＳＮＫ＿ＣＭＢ＿ＦＬＤ、ＳＮＫ＿ＣＭＢ＿ＰＡＡ、ＳＮＫ＿ＣＭＢ＿ＮＡＡ、ＳＮＫ＿ＣＭＢ＿ＰＡＡ＿ＦＬＤ、ＳＮＫ＿ＣＭＢ＿ＮＡＡ＿ＦＬＤという５つのサブモジュールから構成されている（ＳＮＫ：スネーク構造、ＣＭＢ：櫛形構造、ＦＬＤ：フィールド、ＰＡＡ：Ｐ型能動領域、ＮＡＡ：Ｎ型能動領域）。ＳＮＫ＿ＣＭＢ＿ＦＬＤモジュールではフィールド酸化膜上のポリ−ポリブリッジングを調べる。ＳＮＫ＿ＣＭＢ＿ＰＡＡおよびＳＮＫ＿ＣＭＢ＿ＮＡＡでは、シリサイド化プロセスで起こった側壁スペーサをまたがるポリシリコン−能動領域ブリッジングによる歩留り低下の機構を調べる。ＳＮＫ＿ＣＭＢ＿ＰＡＡ＿ＦＬＤおよびＳＮＫ＿ＣＭＢ＿ＮＡＡ＿ＦＬＤでは、浅いトレンチ分離の処理に伴ってフィールド周縁部に沿って発生するポリシリコン−ポリシリコンブリッジングによる潜在的な問題を調べる。これらのサブモジュールは、主要な線幅と間隔を変化させるＤＯＥを実施する。各モジュールの性質を表４にまとめる。パラメータの定義を図１２Ａおよび図１２Ｂに図示する。
【００４５】
【表４】
３．２．２ ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅ
ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅモジュールはエッチローディングが所与の層のＣＤに与える影響を計測するために組込まれている。シート抵抗は、線幅計測構造体に必要な入力を提供するために組込まれている。ＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅはＫＥＬＶＩＮ＿ＮＧＣ＿Ｍ１、ＫＥＬＶＩＮ＿Ｍ１＿ＰＧＣ、ＫＥＬＶＩＮ＿Ｍ２＿Ｍ３、ＫＥＬＶＩＮ＿Ｍ３＿Ｍ４という４つのサブモジュールから構成されている。各相互接続層に対する線幅構造体が設けてある。これらは、Ｎ＋ポリ層（ＮＧＣ）、Ｎ＋ポリ層（ＰＧＣ）、Ｍ１、Ｍ２、Ｍ３、Ｍ４である。上述の各層と、Ｎ＋能動層（ＮＡＡ）およびＮ＋能動層（ＰＡＡ）にはファンデルポー構造体が設けてある。表５には、ＰＮＣＶに組込んだＣＤ＿ａｎｄ＿ｓｈｅｅｔ＿ｒｅｓｉｓｔａｎｃｅＤＯＥの要約と共に各ＤＯＥの仕様を示す。
【００４７】
【表５】
図１３Ａおよび図１３Ｂに調査パラメータを図示した。値ＤＮＣＶの計測に用いた構造体を図１４に示す。この構造で、既知の電流をコンタクトＩ１からコンタクトＩ２に流し、コンタクトＶ１およびコンタクトＶ２においてこれに対応する電圧降下を計測する。電圧降下を表す式は
【数１】
【数２】
【００４９】
シート抵抗の計測は、図１３Ａおよび図１３Ｂに示したファンデルポー構造体を用いて行う。この構造で、コンタクト１および２の間に電流を流し、パッド３および４の間で電圧を計測する。構造は対称なのでシート抵抗は下式を用いて決定できる。
【数３】
【００５０】
３．２．３ ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ
ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅモジュールは、計測した逆バイアス電流を、フィールドとゲートの両方で区切られたダイオードの面積部、周囲部、角部に起因する主要成分に分解するためにＰＮＣＶに設けたものである。またこのモジュールは、線幅およびピッチが漏れ電流に与える影響に関するデータを提供する。このモジュールはＮＡＡ＿ＪＣＴ＿ＬＫＧ（Ｎ型能動領域漏れ電流）とＰＡＡ＿ＪＣＴ＿ＬＫＧという同一の２つのサブモジュールから構成されている。これらは、それぞれＮ＋／ＰダイオードおよびＰ＋／Ｎダイオードから構成されている。表６に、ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅモジュールに組込まれているダイオードの設計属性を示す。パラメータの定義を図１５Ａ〜図１５Ｃに図示する。表６には、ＰＮＣＶモジュールにおける接合漏れ電流ＤＯＥの要約も示してある。
【００５１】
【表６】
漏れ電流解析では、小さな周辺部対面積比（約６％）を有する矩形ダイオードを用いて面積漏れ電流を求める。したがって、計測した漏れ電流はダイオード面積を主に反映したものとなり、面積漏れ電流成分を近似することができる。周囲部漏れ電流は、こうして得た面積漏れ電流を、面積対周囲部比を変化させた一連のダイオードの結果と組合せることにより得られる。この周囲部解析では、計算した面積漏れ電流を周囲部構造体における漏れ電流から減じる。こうして残った電流量は周囲部漏れ電流に帰すべきものであるが、これをダイオードの周囲長で除する。このようにして一連のダイオードから得た周囲部漏れ電流（Ａ／μm）を比較する。これらの値がほぼ等しければ周囲部成分の値は正しいと判断する。値が著しく食違う場合には、次のようにして詳細な解析を行う必要がある。すなわち、各ダイオードの漏れ電流を面積部、周囲部、角部の関数として表現し、連立方程式を解くのである。各ダイオードに対する面積部（Ａ）、周囲部（Ｐ）、角部（Ｃ）への分解の詳細は第４節で説明する。
【００５３】
３．２．４ ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａ
ｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａモジュールは、ＣＭＯＳ１Ｓ全フロープロセスに含まれるｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａエッチステップの各々に関係する系統的歩留り問題を調べるためにＰＮＣＶに設けたものである。このモジュールはＣＯＮＴ＿ＮＡＡ、ＣＯＮＴ＿ＰＡＡ、ＣＯＮＴ＿ＮＧＣ、ＶＩＡ１、ＶＩＡ２、ＶＩＡ３という６つのサブモジュールから構成されている（ＣＯＮＴ：コンタクト、ＶＩＡ：バイア）。各モジュールは１５のコンタクト構造体またはバイア構造体を有するので、構造体の総数は９０となる。これらのテスト構造体は２つの設計実験用に分類される。第１のものは、線幅、冗長性、および間隔がバイア歩留りに与える影響を計測する。このＤＯＥを表７に示す。この表にはＰＮＣＶにおけるｃｏｎｔａｃｔ＿ａｎｄ＿ｖｉａモジュールに関するＤＯＥも含めてある。この表ではＤＲは最小設計ルールであり、「広い」はこの最小寸法より充分大きい或る値を示す。
【００５４】
【表７】
この設計実験のパラメータ空間を表８に示す。この表にはＤＮＣＶモジュールにおけるバイア整列ミスに関するＤＯＥも含めてある。表８で用いた寸法の定義を図１６に示した。
【００５６】
【表８】
３．３ ＭＯＳＣＡＰ
ＭＯＳＣＡＰモジュールの目的は、ＰＮＣＶでは取り扱わない個々の注入部分のシート抵抗および静電容量を求めることである。ＭＯＳＣＡＰは、５つのシート抵抗構造体と１２の静電容量構造体とを備えている単一のモジュールとして構成されている。このテスト構造体の特性を表９に示す。この表には、ＤＮＣＶモジュールの注入部分のソース／ドレインのシート抵抗と静電容量に関するＤＯＥも含めてある。
【００５８】
【表９】
シート抵抗は第３．２．２節で説明したファンデルポー法を用いて計測する。より詳しくはＭＯＳＣＡＰのファンデルポー構造体により、深いソース／ドレインおよび浅い延長注入部の抵抗値を計測する。この静電容量構造体は、標準厚の酸化層を有する素子におけるゲート−ウェル静電容量とゲート−（ウェル＋チャンネル）静電容量を計測すると共に、厚い酸化層を有する高電圧トランジスタのゲート−（ウェル＋チャンネル）静電容量を計測するために組込まれている。
【００６０】
３．４ ＴＥＳＴＣＨＩＰ
ＴＥＳＴＣＨＩＰモジュールの目的はゲート−コンタクト間隔の影響を調べることである。このモジュールはＣＶの１つの列当り１６の素子（８つのＮＭＯＳと８つのＰＭＯＳ）を備えている。この特性解析に用いる構造体では、図１７に示したような非対称なコンタクト間隔が用いられている。表１０には、設計実験で調べるゲート−コンタクト間隔の値の範囲の一例を示す。
【００６１】
【表１０】
この構造体では修正した櫛形組合せ配置を用いている。各櫛形構造体は５７．６μｍ長さの８０本のゲートフィンガを備えており、臨界周囲全長は４６０８μｍとなる。ゲートコンタクトと能動コンタクトとの間に電圧を印加してこの間の電流を計測することにより素子テストを行う。
【００６３】
４．０ テスト手順
本節ではＤＮ／ＰＮＣＶの各モジュールに関するテスト手順を説明する。図１８に示したパッド配置と符号は全てのサブモジュールに関して共通である。ＤＮＣＶ、ＰＮＣＶ、ＭＯＳＣＡＰモジュール、およびＴＥＳＴＣＨＩＰモジュールで行うテストに必要な個別の計測手順を、それぞれ第４．１節〜第４．４節で説明する。
【００６４】
４．１ ＤＮＣＶ計測
ＤＮＣＶでは、全ての素子に対して単一のテスト配置で行うことができる。計測は東芝標準ＭＯＳトランジスタ電流−電圧レシピを用いて行う。このレシピでは、ゲート電圧およびドレイン電圧（ＶＧおよびＶＤ）を変化させてドレイン電流（ＩＤ）を計測する。
【００６５】
１５のパッドフレームの内の１３個に対して、パッド＜１＞および＜１７＞は、全てのトランジスタからそれぞれウェルおよびソースへの共通コンタクトである。この他のパッドはゲート−ドレイン対として配置されている。ゲートコンタクトはパッド＜２＞〜＜１６＞を占め、ドレインコンタクトはパッド＜１８＞〜＜３２＞を占める。つまりゲート−ドレイン対は、＜ＧＡＴＥ＿ＰＡＤ＿ＮＵＭＢＥＲ（ゲートパッド数）＞−＜ＧＡＴＥ＿ＰＡＤ＿ＮＵＭＢＥＲ＋１６＞として配置されている。
【００６６】
列８および１５（列番号方式に関しては図１（図３）のＤＮＣＶマップを参照）は標準配置の例外となっている。列８はＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を備えている。したがってパッド＜１＞および＜１７＞は、それぞれＰＭＯＳのウェルとソースへのコンタクトを提供している。またパッド＜１０＞および＜２６＞は、それぞれＮＭＯＳのウェルとソースへのコンタクトを提供している。列１５は空いているので、このウェルコンタクトとソースコンタクトを、それぞれパッド＜３＞および＜１９＞に配置する。パッド＜１＞、＜２＞、＜１７＞、および＜１８＞は使用しない。
【００６７】
４．２ ＰＮＣＶ計測
１７のＰＮＣＶモジュールの各々のテスト配置を第４．２．１節〜第４．２．４節に説明する。各計測について、使用するパッドと各パッドの計測条件（電圧、電流、等）を説明する。
【００６８】
４．２．１ スネーク／櫛形配置
ＳＮＫ＿ＣＭＢ＿ＦＬＤ：
【表１１】
【表１２】
４．２．２ ｊｕｎｃｔｉｏｎ＿ｌｅａｋａｇｅ配置
ＮＡＡ＿ＪＣＴ＿ＬＫＧ：
【表１３】
【表１４】
４．２．３ コンタクト／バイアチェーン配置
ＣＯＮＴ＿ＮＡＡ、ＣＯＮＴ＿ＰＡＡ、ＣＯＮＴ＿ＮＧＣ、ＶＩＡ２、ＶＩＡ３：
【表１５】
【表１６】
４．２．４ ケルビン配置
ＫＥＬＶＩＮ＿ＮＧＣ＿Ｍ１：
【表１７】
【表１８】
【表１９】
【表２０】
４．３ ＭＯＳＣＡＰ計測
ＭＯＳＣＡＰは単一のテスト配置で実行できる。この配置を以下に示す。
【表２１】
４．４ ＴＥＳＴＣＨＩＰ計測
ＴＥＳＴＣＨＩＰは単一のテスト配置で実行できる。この配置を以下に示す。
【表２２】
素子近傍モジュールとプロセス近傍モジュールの両方を単一のダイに組込むことにより素子計測をプロセス近傍計測と関連づけることができる。これによって、素子特性を予測するシミュレーションモデルが検証できる。
【００７５】
バイア、素子、シリサイド、ポリ用などのその他の特性解析ビヒクルが設計され使用されることがある。しかし、これらを設計する手順と技術は同一のものである。一例として、抽出エンジンと歩留りモデルに関して金属特性解析ビヒクルを説明する。
【００７６】
再び図１および図２を参照する。抽出エンジン１８は２つの主な目的を有する。（１）これは、特性解析ビヒクルの設計に際して使用するレベルの範囲（線幅、線間隔、密集度、等）を決定するために使用される。さらに、（２）これは、歩留り予測のための歩留りモデルで使用する製品レイアウトの属性を抽出するために使用される。（１）の点に関しては、特性解析ビヒクルの一例においてスネーク構造体、櫛形構造体、およびケルビン構造体をどのようにして選択するかということに関連して既に説明した。したがって、以下では主に（２）の点に関して説明する。
【００７７】
製品レイアウトから抽出できる属性はほとんど無数に存在するので、各製品に対する属性を全て列挙ないし抽出することは不可能である。したがって、どの属性を抽出すべきかをガイドする手順が必要となる。通常、抽出される属性は特性解析ビヒクルが決定する。これは以下の手順から成る。
１．特性解析ビヒクルにある全ての構造体を列挙する。
２．あるファミリに属する全ての構造体が特定の属性に関する実験を構成するように各構造体をグループまたはファミリに分類する。たとえば、上述の金属特性解析ビヒクルではファミリ分類表は以下のようになる。
３．各ファミリに対して、製品レイアウトからどの属性を抽出すべきかを決定する。選択すべき属性は正確には、どの属性を調査すべきかにより決定される。たとえば或るファミリによって、異なる範囲の間隔に関する歩留りを調べる場合には、間隔のヒストグラムまたは各間隔の短絡可能面積を抽出する必要がある。この例では、必要な属性表は以下のようになる。
【００７９】
その他の特性解析ビヒクルに関しては、ファミリーや必要な属性は明らかに異なる。しかし、手順や使用法は上述のものと類似している。
【００８０】
上述のように、歩留りモデル１６は、特性解析ビヒクル１２を備えたレチクルセットを用いた所定の製造プロセスステップを経たウェハの少なくとも一部分からの計測データに基づいて構成されることが好ましい。好適な実施例では、歩留りはランダム成分と系統的成分との積として、以下のようにモデル化される。
【数４】
ＹｓｉおよびＹｒｊを決定する方法および技法としては以下のようなものが挙げられる。
系統的歩留りモデル
系統的な歩留り低下の機構には様々な種類があり製造工程ごとに異なるので、可能な系統的歩留りモデルを全て列挙することは現実的でない。しかし、以下の２つは非常に一般的な技法であり、本明細書で説明した特性解析ビヒクルおよび方法論の観点での使用法の特に優れた例となる。
【００８２】
面積に基づくモデル
面積に基づくモデルは以下のように表現できる。
【数５】
ここで、ｑは特性解析ビヒクルで調べるべき線幅、線間隔、線長、幅／間隔比、密集度、等の設計因子。Ｙ０（ｑ）は設計因子ｑを有する構造体の特性解析ビヒクルから得られる歩留り。Ａ０（ｑ）はこの構造体の短絡可能面積。Ａ（ｑ）は製品レイアウト上で種類ｑとなる全ての場合に関する短絡可能面積。Ｙｒ（ｑ）は、歩留り低下の機構がランダム欠陥のみによると仮定した場合のこの構造体の予測歩留り。この量を計算する手順は、ランダム歩留りモデルと関連づけて以下で説明する。
【００８４】
短絡可能面積の定義は図１９に示した例で明瞭に示されている。この種のテスト構造体は、間隔ｓを伴う屈曲を備えた幅広い線を或る製造工程で製作できるかどうかを判定するために利用される。この例のテスト構造体では、端子（１）および（２）の間に電圧を印加して端子（１）から（２）に流れる電流を計測することによって短絡を調べる。この電流が所定のしきい値（通常、１〜１００ｎＡ）を超える場合に短絡と判断する。短絡可能面積は、ブリッジングが発生した場合に短絡が起こり得る面積として定義する。図１９の例では短絡可能面積はほぼｘ＊ｓである。Ａ（ｑ）は、製品レイアウト上で図１９に示したパターン（すなわち、間隔ｓを伴う４５度の屈曲を備えた広い線）が正確にまたは近似的に起こる全ての場合に関する短絡可能面積である。Ｙｒ（ｑ）は、以下に説明する臨界面積法を用いてこの構造体のランダム歩留り限度を予測することによって求められる。
【００８５】
このモデルの有効性は、特性解析ビヒクル上に配置する構造体の数とサイズとに依存する。たとえば、図１９に示した角度つき屈曲テスト構造体が特性解析ビヒクル上に配置されていない場合、または歩留り値を有意な精度で求めるに充分な個数だけ配置されていない場合には、製品レイアウト上の広い線の屈曲での歩留り低下をモデル化することはできない。このテスト構造体をどの程度の大きさと個数で特性解析ビヒクル上に配置すべきかを正確に決定することは困難である。しかし経験的には、特性解析ビヒクル上の各テスト構造体の短絡可能面積の合計はＡ（ｑ）／Ａ０（ｑ）＜１０を満たすことが望ましい。
【００８６】
以上の説明では短絡に注目した。これは、歩留り低下の機構としては断線より短絡が優勢だからである。しかし短絡可能面積を断線可能面積に置き換えれば、断線による歩留り低下の機構もこの歩留りモデルを用いて同様にモデル化できる。
【００８７】
場合数に基づく歩留りモデル
場合数に基づくモデルの一般形式は以下のように表現できる。
【数６】
ここで、Ｙ０（ｑ）およびＹｒ（ｑ）は面積に基づくモデルの場合と同一である。Ｎｉ（ｑ）は、特性解析ビヒクル上のテストパターンと同一ないし類似の単位セルパターンが製品レイアウト上に現われる場合数である。Ｎ０（ｑ）は単位セルパターンが特性解析ビヒクル上に現われる場合数である。
【００８９】
たとえば、図２０には、間隔ｓの近傍の線の端部におけるＴ字型の終端の歩留りを調べるためのテストパターンの一例を示す。端子（１）および（２）の間に電圧を印加して短絡電流を計測することによってこのテストパターンを調べる。特性解析ビヒクル上のどこかにこのパターンが２５回反復している場合には、各テスト構造体ごとに５つの単位セルが設けてあるので、Ｎ０（ｑ）＝２５×５＝１２５となる。
【００９０】
近くに間隔ｓを伴ったこの単位セルパターンの場合数を製品レイアウトから求めれば、この種の構造の系統的歩留りが予測できる。たとえば、構造体ごとに５００の単位セルを有する５つの構造体がある場合にはＮ０（ｑ）＝２５００となる。ある製品のＮｉ（ｑ）が１０，０００であり、特性解析ビヒクル上で計測したテスト構造体の歩留りが９８．２０％である場合には、以下に説明する技法を用いてＹｒ（ｑ）＝９９．６７％と予測できる。これらの値を上式に代入すれば以下のようになる。
【数７】
ランダム歩留りモデル
ランダム成分は以下のように表現できる。
【数８】
ここで、ＣＡ（ｘ）は欠陥サイズｘに対する臨界面積。ＤＳＤ（ｘ）は欠陥サイズ分布。これは、マリー氏による「ＶＬＳＩ回路のＣＡＤのためのリソグラフィ関連歩留り低下のモデル化」（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ ＣＡＤ、１９８５年７月、１６１〜１７７ページ）にも説明されている。なお、この文献の全体は参照により本明細書に包含される。Ｘ０は、確実に観察ないし計測できる最小の欠陥サイズ。これは通常、設計ルールの最小線間隔に設定する。臨界面積は、サイズｘの欠陥が発生した場合に短絡が起こる面積である。非常に小さいｘに対しては臨界面積はほぼゼロであるが、非常に大きな欠陥サイズの場合には、チップ全体の面積に匹敵する臨界面積となる。臨界面積および抽出技法に関する更なる説明は、ナグ氏およびマリー氏による「ＶＬＳＩ回路の歩留り予測」（Ｔｅｃｈｃｏｎ９０、１９９０年１０月１６〜１８日、サンノゼ市）、ナグ氏およびマリー氏による「大規模ＩＣにおける短絡に関する臨界面積の階層的抽出」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、ＩＥＥＥコンピュータ学会出版部、１９９５年、１０〜１８ページ）、バベル氏、マリー氏、ワース氏、ナグ氏、ハルトマン氏、シュミット−ランドジーデル氏、およびグリープ氏による「ＡＦＦＣＣＡ：円形欠陥およびリソグラフィ変形レイアウトを有する臨界面積解析のツール」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、ＩＥＥＥコンピュータ学会出版部、１９９５年、１９〜２７ページ）、オーヤング氏およびマリー氏による「大規模ＶＬＳＩ−ＩＣにおける臨界面積の効果的抽出」（半導体製造に関するＩＥＥＥ国際会議講演記録、１９９６年、３０１〜３０４ページ）、オーヤング氏、プレスカッツ氏、およびマリー氏による「大規模ＶＬＳＩ回路における断線に関する臨界面積の抽出」（ＶＬＳＩシステムにおける欠陥および故障耐性に関するＩＥＥＥ国際会議講演記録、１９９６年、２１〜２９ページ）に説明されている。これらの文献の全体は参照により本明細書に包含される。
【００９３】
欠陥サイズ分布は、サイズｘを有する欠陥の欠陥密集度を表す。欠陥サイズ分布に関しては様々なモデルが提案されている。（たとえば、マリー氏による「歩留りモデル−比較研究」（スタッパ氏編「ＶＬＳＩシステムにおける欠陥および故障耐性」、プレナム出版社、ニューヨーク市、１９９０年）や、スタッパ氏による「集積回路の欠陥感受性のモデル化」（ＩＢＭ Ｊ． Ｒｅｓ． Ｄｅｖｅｌｏｐ．、第２７巻、第６号、１９８３年１１月）を参照されたい。これらの文献の全体は参照により本明細書に包含される。）しかし一例を挙げれば、最も普通にも散られる分布は
【数９】
【数１０】
以下の２つの節では、特性解析ビヒクルから欠陥サイズ分布を抽出する技法を説明する。
【００９５】
ネスト構造体技法
ネスト構造体は欠陥サイズ分布を抽出するために設計される。これは図２１に示したように、幅ｗと間隔ｓとを有するＮ本の線から構成される。線１と２の間、２と３の間、３と４の間、・・・、Ｎ−１とＮの間の短絡電流を計測することにより、この構造をテストする。電流が所定の限度を超える場合に短絡と判断する。また、線１、２、３、・・・、Ｎ−１、Ｎの抵抗値をを計測することにより、断線をテストできる。抵抗値が所定の限度を超える場合に断線と判断する。同時に短絡している線の数を調べることにより欠陥サイズ分布を求めることができる。
【００９６】
２線のみが短絡している場合には欠陥サイズはｓより大きく、３ｗ＋２ｓより大きくはない。ｓより小さい欠陥は短絡を起こさせない。３ｗ＋２ｓより大きい欠陥は少なくとも３線の短絡を起こさせる。様々な短絡線数に対して、サイズの範囲は以下のようになる。
【表２３】
範囲には重複がある。したがって、欠陥サイズ分布を直接の計算から求めることはできない。この制約はｐの抽出に制限を加えるだけである。したがってｐを予測するためには、全ての偶数番号線を用いて分布を計算し、次に、全ての奇数番号線を用いて計算する。最後に２つの値を平均してｐを予測する。ｐを抽出するためにはｌｎ（ｌｏｇ）（ｘ線短絡の欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）のプロットを行う。この直線の傾斜が−ｐとなることが証明できる。線の各組での欠陥数を数えてこの構造体の面積で除すればＤ０が求まる。しかし、非常に大きいＤ０に対してはこの予測は楽観的すぎる。このテスト構造体に類似した構造体から欠陥サイズ分布を抽出することに関する更なる情報は、たとえば、ケール氏、マリー氏、およびトーマス氏による「テスト構造体データを用いたＩＣ層中の欠陥サイズ分布の抽出」（半導体製造に関するＩＥＥＥ紀要、第７巻、第３号、１９９４年８月、３５４〜３６８ページ）に説明されている。この文献の全体は参照により本明細書に包含される。
【００９８】
一例として、１００ダイを有する１つのウェハから得た以下のデータを考察する。
【００９９】
【表２４】
構造体サイズを１ｃｍ２とすれば、Ｄ０は９８＋１１＋４＋２＋１＝１３３／（１００＊１）＝１．３３欠陥／ｃｍ２となる。また、ｌｏｇ（欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）のプロット（図２２）からはｐ＝２．０５が求まる。
【０１０１】
櫛形構造体技法
幅＝間隔＝ｓの櫛形を仮定すれば、この構造体の歩留りは以下のように表される。
【数１１】
したがって、ｌｎ［｜ｌｎ（Ｙ）｜］対ｌｎ（ｓ）のプロットの傾斜からｐが予測できる。Ｄ０を抽出する技法は上述のものと同じである。
【０１０３】
歩留りの影響および評価
充分な数の特性解析ビヒクルを用いて実験を行って各特性解析ビヒクルに関する歩留り予測を行えば、結果をスプレッドシートに記入して歩留り改善活動の優先順位づけをすることができる。表ＸＩＶ〜表ＸＶＩには、このようなスプレッドシートに記入する情報の一例を示す。表では、金属歩留り、ポリおよび能動領域（ＡＡ）の歩留り（表ＸＩＶ）、コンタクトおよびバイアの歩留り（表ＸＶ）、そして素子歩留り（表ＸＶＩ）の各部分に区分けしてある。左欄は系統的な歩留り低下機構であり、右欄はランダムな歩留り低下機構である。系統的欠陥の正確な種類は製品や技術ごとに異なるので、表ＸＩＶ〜表ＸＶＩに示したものは一例である。
【０１０４】
通常、スプレッドシートに列挙した各モジュールに対して目標値が設定される。モジュール歩留りが目標値から離れるほど、この問題を解決するためにより多くの努力と資源が投入される。たとえば、表ＸＩＶ〜表ＸＶＩに示した例の各モジュールに対する目標値を９５％と設定した場合には、（Ｍ２→Ｍ３）バイア（７５．１２％）、（Ｍ１→M２）バイア（８１．９２％）、Ｍ１短絡（８２．２５％）、ポリへのコンタクト（８７．２２％）の順で目標値を下回っており、（Ｍ２→M3）バイアが最も努力を要し、ポリへのコンタクトは努力が少なくて良い。
【０１０５】
各モジュール内でも、どの部分で最も歩留り低下が大きいかを知ることができる。つまり、或る特定の系統的機構により歩留りが低下しているのか、またはランダム欠陥の問題に過ぎないのか、またはこれらの組合せなのか、ということである。たとえば表ＸＶにおける（Ｍ２→M３）バイアの歩留り低下は、M３上で長い金属ランナへ接続するバイアに影響を与えている系統的問題のレベル（７７．４０％）が著しい。（Ｍ１→M２）バイアは、ランダム欠陥問題（９２．４９％）に加えて、これと同じ問題を抱えている（９１．５２％）。（Ｍ１→M２）バイアの歩留り問題を解決するためにはこれら２つの問題を解決しなければならない。
【０１０６】
表ＸＩＶにおけるＭ１の歩留り低下も、狭い間隔の近傍の広い線に影響を与えている系統的問題（９９．６６％）に加えて、ランダム欠陥問題（８５．２３％）を抱えている。これらの問題を解決するためには金属１を改善しなければならない。スプレッドシートのその他のモジュールに関しても同様のことが言える。
【０１０７】
歩留りが最低のモジュールについては、更に別の特性解析ビヒクルを多数用いて実験を行う必要がある。モジュール歩留りの向上を試行、改善、実現するためには、通常これらの特性解析ビヒクルを分割する。目標値内にあるモジュールに関しても、このモジュールの歩留りに低下やその他の変化が起こっていないことを確認するために、簡略化したフローでの特性解析ビヒクルを用いて定期的にモニタする必要がある。しかしこのような特性解析ビヒクルを用いた実験は、問題のあるモジュールに対する実験より頻度を落して良い。
【０１０８】
（公開時に提供されなかった）
【０１０９】
（公開時に提供されなかった）
【０１１０】
【表２５】
【表２７】
【表３０】
本発明を実施例に基づいて説明してきたが、これに限定するものではない。本発明の範囲から乖離することなく当業者によって容易に為され得るその他の変更や実施例を含むように、添付の請求範囲は広く解釈すべきである。
【図面の簡単な説明】
【図１】 図１は、本発明に係るシステムの好適な実施例において行われるステップを示すブロック図である。
【図２】 図２は、フィードバックを行う本発明に係るシステムにおいて追加されるステップを示すブロック図である。
【図３】図３は、本発明に係る素子近傍／プロセス近傍（DN／PN：ｄｅｖｉｃｅ ｎｅｉｇｈｂｏｒｈｏｏｄ／ｐｒｏｃｅｓｓ ｎｅｉｇｈｂｏｒｈｏｏｄ）特性解析ビヒクル（ＣＶ：ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｖｅｈｉｃｌｅ）の平面図である。
【図４】 図４は、図３に示したＤＮＣＶの平面図である。
【図５】 図５は、図３に示したＰＮＣＶの平面図である。
【図６】 図６Ａは、ダミー素子に囲まれた図４のＤＮＣＶ内のテスト中の素子を示す図である。
図６Ｂは、図６Ａの細部を示す拡大図である。
【図７】 図７は、図４のＤＮＣＶにおけるゲート長と能動幅についての代表的なＤＯＥ（ｄｅｓｉｇｎ ｏｆ ｅｘｐｅｒｉｍｅｎｔｓ：設計実験）変数を示す図である。
【図８】 図８は、図４のＤＮＣＶにおけるポリゲート素子のゲート長とポリ間隔についての代表的なＤＯＥ変数を示す図である。
【図９】 図９Ａおよび図９Ｂは、図４のＤＮＣＶにおける能動長と能動幅を有する能動領域と、能動領域間隔と、についての代表的なＤＯＥ変数を示す図である。
図９Ｃは、図９Ａおよび図９Ｂで言及した図４のＤＮＣＶの構造寸法を示す図である。
【図１０】 図１０Ａ〜図１０Ｃは、表３に示した測定のための図４のＤＮＣＶの特殊構造の寸法を示す図である。
【図１１】 図１１は、図５のＰＮＣＶにおける線幅構造を備えた代表的なＰＮモジュールの平面図である。
【図１２】 図１２Ａおよび図１２Ｂは、表４で言及した図５のＰＮＣＶにおけるブリッジ構造および櫛形構造を示す図である。
【図１３】 図１３Ａおよび図１３Ｂは、表５で言及した臨界寸法とシート抵抗を測定するための図５のＰＮＣＶの構造を示す図である。
【図１４】 図１４は、図５のＰＮＣＶにおける臨界寸法を測定するためのケルビン構造を示す平面図である。
【図１５】 図１５Ａ〜図１５Ｃは、表６で言及した接合漏れ電流を測定するための図５のＰＮＣＶの構造を示す図である。
【図１６】 図１６は、図５のＰＮＣＶにおけるコンタクトとバイアの整列を調べるための構造を示す図である。
【図１７】 図１７は、図５に示したＴＥＳＴＣＨＩＰモジュールにおけるゲート−コンタクト間隔の影響を調べるための構造を示す図である。
【図１８】 図１８は、基本素子近傍セルの詳細を示す模式図である。
【図１９】 図１９は、特性解析ビヒクルにおける「短絡可能領域」の定義を示す図である。
【図２０】 図２０は、Ｔ字形終端部の歩留りを解析するためのテストパターンを示す図である。
【図２１】 図２１は、欠陥サイズ分布を求めるためのネスト構造を示す図である。
【図２２】 図２２は、短絡線数、線間隔、および線幅に関係するパラメータに対して故障を対数プロットした図である。
Claims (15)
- 複数の能動素子内の第１の複数のプロセスばらつきと前記能動素子の周囲の領域に影響を与える第２の複数のプロセスばらつきとによる前記複数の能動素子の電気的性能のばらつきの計測を可能にする第１のテスト・モジュールを含み、
前記第１のテスト・モジュールは同じテスト・ダイ中に第１の複数のテスト構造体を含み、各テスト構造体は、各能動テスト素子と、各能動テスト素子が配置されたダミー素子のアレイと、を有し、
前記第１の複数のテスト構造体は、異なる素子の能動領域密集度、ポリシリコン密集度、および構成素子相互間の間隔を含み、
さらに、第２の複数のダイ内パターンのばらつきによる製品の歩留まりのばらつきの計測を可能にする第２のテスト・モジュールを含み、前記第２のテスト・モジュールは第２の複数のテスト構造体を含み、
前記第２の複数のテスト構造体は、複数のスネーク構造体、複数の櫛形構造体、および複数の異なる寸法をもったファンデルポー構造体を含むものである、
テスト・ダイ。 - 各テスト構造体は、各テスト構造体ごとにそれぞれ異なる能動領域密集度を有する能動テスト素子とダミー素子とを有するものである、請求項１に記載のテスト・ダイ。
- 各テスト構造体は、各テスト構造体ごとにそれぞれ異なるポリシリコン密集度を有する能動テスト素子とダミー素子とを有するものである、請求項１に記載のテスト・ダイ。
- 各テスト構造体は、各テスト構造体ごとにコンタクトとポリシリコン領域の間の間隔がそれぞれ異なる能動テスト素子とダミー素子とを有するものである、請求項１に記載のテスト・ダイ。
- 各テスト構造体は、各テスト構造体ごとにポリシリコン領域相互間の間隔がそれぞれ異なる能動テスト素子とダミー素子とを有するものである、請求項１に記載のテスト・ダイ。
- 各テスト構造体は、各テスト構造体ごとにコンタクト相互間の間隔がそれぞれ異なる能動テスト素子とダミー素子とを有するものである、請求項１に記載のテスト・ダイ。
- 複数のスネーク構造体および櫛形構造体が、ポリシリコンと能動領域のピッチによって生じるポリシリコン・ブリッジングの程度の計測を可能にするように構成されている、請求項１に記載のテスト・ダイ。
- 前記第２のテスト・モジュールは、異なるゲート長と幅を有する複数のトランジスタを含むものである、請求項１に記載のテスト・ダイ。
- 前記第２のテスト・モジュールは、ゲート長、ゲート間隔およびゲート数が変更される複数のトランジスタを含むものである、請求項１に記載のテスト・ダイ。
- 前記第２のテスト・モジュールは、さらに複数の構造体を含み、各構造体は小さな周囲対面積比を有する矩形のダイオードを含むものである、請求項１に記載のテスト・ダイ。
- 前記複数の構造体は、さらにそれぞれ異なる面積対周囲比を有する複数のダイオードを含むものである、請求項１０に記載のテスト・ダイ。
- 前記第２のテスト・モジュールは、さらに、線幅、冗長性および線間隔がバイア歩留りに与える影響の計測を可能にするべく配置された複数の構造体を含むものである、請求項１に記載のテスト・ダイ。
- 前記ダミー素子はダミー・トランジスタであり、
前記第１のテスト・モジュールは、
各素子のコンタクトとポリシリコン領域の間の間隔がそれぞれ異なる複数の素子と、
各素子のポリシリコン領域相互間の間隔がそれぞれ異なる複数の素子と、
各素子のコンタクト相互間の間隔がそれぞれ異なる複数の素子と、
を含むものである、
請求項１に記載のテスト・ダイ。 - 前記第２のテスト・モジュールは、
各構造体が小さな周囲対面積比を有する矩形のダイオードを含む複数の構造体と、
それぞれ異なる面積対周囲比を有する複数のダイオードと、
線幅、冗長性および線間隔がバイア歩留りに与える影響の計測を可能にするよう構成された複数の構造体と、を含むものである、
請求項１３に記載のテスト・ダイ。 - 前記同じダイは、さらに非対称なゲート−コンタクト間隔を有する複数の櫛形組合せ構造体を有するものである、請求項１に記載のテスト・ダイ。
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