CN106096087B - 占领图形填充方法 - Google Patents
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Abstract
本发明公开了一种占领图形填充方法,包括如下步骤:步骤一、根据图形数据占比率要求值和图形隔离规则确定占领图形的填充规则;步骤二、在版图中找出需要进行占领图形填充的空白区域;步骤三、按照占领图形的填充规则在版图的空白区域进行占领图形填充。本发明能实现占领图形的智能填充,使占领图形填充后的图形数据占比率无限逼近要求值。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法,特别是涉及一种占领图形填充方法。
背景技术
随着半导体集成电路技术的发展,在进入深亚微米后,掩模版即版图上图形的数据占比率(DR,Data Ratio)严重影响晶圆的工艺制造,特别是当工艺固化以后,尤其是刻蚀工艺确定后,图形数据占比率的变动直接影响刻蚀线条尺寸及形貌的变化,从而造成器件性能,甚至功能的失效。如表1所示,是有源区不同数据占比率造成有源区关键尺寸(CD,Critical Dimension)巨大偏差的实例。
表1
不同产品 | 产品1 | 产品2 | 产品3 |
有源区图形的DR | 28.20% | 41.05% | 42.25% |
有源区的CD的偏差 | -45nm | -35nm | -33nm |
由此可知,当刻蚀工艺参数固定不变时,DR的变动会使得CD值也产生变动,CD值偏差较大时会影响到器件的性能,也即DR的大小成为影响器件性能的一个重要参数,所以需要想办法使DR处于范围内,使器件的性能满足要求。
现有工艺中,都是采用固定占领图形填充法(Fixed Dummy Pattern Filling),对需要补正DR的版图层次,如有源区(Active),控制栅(Gate)及金属布线(Metals)等进行占领图形填充来尽量满足工艺对DR的要求。比如对有源区,根据隔离规则等工艺设计规则制定出占领图形(Dummy Pattern)的大小,占领图形也称冗余图形,如图1所示,是现有固定占领图形填充的示意图,在空旷的无源区即场区(Field)101中填入有源区占领图形(dummyactive)102,有源区占领图形102的长d1和宽d2都为4.08微米,间距d3为2.4微米,占领图形填充后在局部区域的DR就是大约40%。但是占领图形填充时必须满足各种隔离规则,因此有些field区域不能填入,其它层次,如gate和metals等有相同问题。
固定占领图形填充法虽然修正了数据占比率,但由于不同产品不同布局布线,还是无法接近所需要的DR,无法克服由其造成的CD偏差问题,有时候不得不根据不同的DR开发不同的刻蚀菜单,每一种刻蚀菜单分别代表一种刻蚀工艺,以及需要更改刻蚀工艺来克服DR的差异对CD所产生的偏差。这样做法会直接影响产品交货期,也会造成众多工艺菜单管理的困难,甚至有时误用菜单带来巨大损失,这在metals刻蚀时尤为明显,同一metals层次而不同产品,由于DR相差5%左右就可能需对应不同刻蚀工艺。
如图2所示,是现有方法中具有隔离规则限制时固定占领图形填充的示意图;在衬底上具有划片线边缘(Scribe line edge)201,有源区202即ACT所示区域,N阱203,控制栅204即GATE所示区域,占领图形205,标记206所示区域为占领图形不能填入区域。其中占领图形205的长度和宽度相等,w1表示占领图形205的长度或宽度,w2表示占领图形205和划片线边缘201之间间距的最小值,w3表示占领图形205和有源区202之间间距的最小值,w4表示占领图形205和控制栅204之间间距的最小值,w5表示N阱203内部的占领图形205和N阱203之间间距的最小值,w6表示N阱203外部的占领图形205和N阱203之间间距的最小值。由于受到w2和w6的限制,区域206中不能进行占领图形205的填充,因为填充占领图形205后会突破w2和w6的限制。
由图2可知,不能进行占领图形205的填充的区域206很大,这一区域将在采用化学机械研磨(CMP)工艺进行平坦化后造成过度磨蚀(dishing)效应,带来一系列工艺问题,如相邻active变小,以及后续gate光刻时变形等问题。
发明内容
本发明所要解决的技术问题是提供一种占领图形填充方法,能实现占领图形的智能填充,使占领图形填充后的图形数据占比率无限逼近要求值。
为解决上述技术问题,本发明提供的占领图形填充方法包括如下步骤:
步骤一、提供对应层次的版图的图形数据占比率要求值和图形隔离规则;根据所述图形数据占比率要求值和所述图形隔离规则确定占领图形的填充规则,所述填充规则为通过改变所述占领图形的大小、形状和间距来保证填充区域的图形数据占比率满足所述图形数据占比率要求值以及满足所述图形隔离规则。
步骤二、在所述版图中找出需要进行占领图形填充的空白区域。
步骤三、按照所述占领图形的填充规则在所述版图的空白区域进行占领图形填充,使占领图形填充后的图形数据占比率逼近所述图形数据占比率要求值。
进一步的改进是,所述版图对应的层次包括有源区,控制栅,金属布线。
进一步的改进是,步骤二中的所述空白区域位于所述版图的主图形之外。
进一步的改进是,步骤一中所述图形数据占比率要求值为固定不变的固化结构,对于同一层次的不同版图,步骤三完成后都采用相同的刻蚀工艺进行,实现刻蚀工艺固化。
进一步的改进是,对于同一层次的不同版图,步骤三完成后不同版图之间的图形数据占比率的差值小于5%。
进一步的改进是,步骤三完成之后还包括步骤四:
进行所述版图的图形数据占比率检测。
进行DRC检测。
进一步的改进是,步骤一中的所述图形隔离规则由设计规则确定,所述图形隔离规则包括主图形和邻接图形之间的最小间距,所述占领图形和对应的主图形之间的间距小于所述图形隔离规则限定的所述主图形对应的最小间距。
进一步的改进是,步骤一确定所述填充规则之后还包括采用EDA软件进行计算所需的占领图形的结构,不同结构的所述占领图形的大小、形状和间距不同。
进一步的改进是,步骤二中采用CAD软件在所述版图中找出需要进行占领图形填充的空白区域。
本发明首先根据图形数据占比率要求值和图形隔离规则确定占领图形的填充规则,之后找出占领图形的空白区域,之后再按照填充规则的要求对占领图形的大小、形状和间距进行相应的改变来实现对空白区域的填充,本发明通过对占领图形的改变能够实现和空白区域的自动匹配,从而能实现占领图形的智能填充,使占领图形填充后的图形数据占比率无限逼近要求值,从而能得到稳定的图形数据占比率并消除大块不能进行占领图形填充的区域。相对于现有固定占领图形填充法,本发明方法为智能占领图形填充法(SmartDummy Pattern Filling)。
由于本发明图形数据占比率稳定,本发明对相同的图形数据占比率要求值的图形结构采用相同的刻蚀工艺即可,所以不需要对刻蚀菜单进行更改即可实现良好的关键尺寸,这样能够消除工艺延迟、提高效率,还能减少刻蚀工艺菜单管理的困难以及避免误用刻蚀菜单造成的损失。
由于本发明能消除大块不能进行占领图形填充的区域,能消除CMP平坦化后的过度磨蚀效应,避免由此带来的工艺问题,如相邻有源区变小,以及后续栅极光刻时变形等问题。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有固定占领图形填充的示意图;
图2是现有方法中具有隔离规则限制时固定占领图形填充的示意图;
图3是本发明实施例占领图形填充方法的流程图。
具体实施方式
如图3所示,是本发明实施例占领图形填充方法的流程图,本发明实施例占领图形填充方法包括如下步骤:
步骤一、提供对应层次的版图的图形数据占比率要求值和图形隔离规则;根据所述图形数据占比率要求值和所述图形隔离规则确定占领图形的填充规则,所述填充规则为通过改变所述占领图形的大小、形状和间距来保证填充区域的图形数据占比率满足所述图形数据占比率要求值以及满足所述图形隔离规则。
所述版图对应的层次包括有源区,控制栅,金属布线。
所述图形数据占比率要求值为固定不变的固化结构。
所述图形隔离规则由设计规则确定,所述图形隔离规则包括主图形和邻接图形之间的最小间距,所述占领图形和对应的主图形之间的间距小于所述图形隔离规则限定的所述主图形对应的最小间距。
确定所述填充规则之后还包括采用EDA软件进行计算所需的占领图形的结构,不同结构的所述占领图形的大小、形状和间距不同。
步骤二、在所述版图中找出需要进行占领图形填充的空白区域。所述空白区域位于所述版图的主图形之外。
较佳为,采用CAD软件在所述版图中找出需要进行占领图形填充的空白区域。
步骤三、按照所述占领图形的填充规则在所述版图的空白区域进行占领图形填充,使占领图形填充后的图形数据占比率逼近所述图形数据占比率要求值。
由于本发明实施例的所述图形数据占比率要求值为固定不变的固化结构,步骤三进行占领图形填充之后同一层次的不同版图的图形数据占比率非常接近,较佳为,对于同一层次的不同版图步骤三完成后不同版图之间的图形数据占比率的差值小于5%;这样,步骤三完成后都采用相同的刻蚀工艺进行,实现刻蚀工艺固化。这样能够消除进行刻蚀工艺更改所带来的不利影响。
还包括步骤四:进行所述版图的图形数据占比率检测;进行DRC检测。
由上可知,本发明实施例是根据field也即空白区域的大小和周边环境的不同,用形状和大小不同的图形填充方法进行占领图形填充,所以为智能占领图形填充法(SmartDummy Pattern Filling),能无限逼近所要求的DR数值。
本发明实施例特别是在现有固定图形填充法无法填入的地方,也能在保持DR值不变的条件下,改变占领图形的大小和形状来进行填充。以dummy active即有源区占领图形为例,如表2所示,为了得到DR为40%左右的图形填充,针对不同field的区域,可用四种不同图形填充,得到的局部和全部DR都一样是40%左右,在保证隔离规则和DR值的条件下,可以灵活产生用于填充的占领图形,满足填充要求,在图2所示的占领图形205,可以在保证占领图形间距0.4微米,占领图形至N阱(Nwell)间距0.6微米条件下,同时满足DR为40%的条件下,灵活变化占领图形的长宽比及形状。
表2
占领图形 | 占领图形宽长比(微米) | 占领图形间距(微米) | 占领图形至N阱间距(微米) |
1 | 4.08X4.08 | 2.4 | 1.2 |
2 | 0.8X0.8 | 0.45 | 0.6 |
3 | 0.88X0.88 | 0.52 | 0.6 |
4 | 0.7X0.7 | 0.4 | 0.6 |
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (9)
1.一种占领图形填充方法,其特征在于,包括如下步骤:
步骤一、提供对应层次的版图的图形数据占比率要求值和图形隔离规则;根据所述图形数据占比率要求值和所述图形隔离规则确定占领图形的填充规则,所述填充规则为通过改变所述占领图形的大小、形状和间距来保证填充区域的图形数据占比率满足所述图形数据占比率要求值以及满足所述图形隔离规则;
步骤二、在所述版图中找出需要进行占领图形填充的空白区域;
步骤三、按照所述占领图形的填充规则在所述版图的空白区域进行占领图形填充,使占领图形填充后的图形数据占比率逼近所述图形数据占比率要求值。
2.如权利要求1所述占领图形填充方法,其特征在于:所述版图对应的层次包括有源区,控制栅,金属布线。
3.如权利要求1所述占领图形填充方法,其特征在于:步骤二中的所述空白区域位于所述版图的主图形之外。
4.如权利要求1所述占领图形填充方法,其特征在于:步骤一中所述图形数据占比率要求值为固定不变的固化结构,对于同一层次的不同版图,步骤三完成后都采用相同的刻蚀工艺进行,实现刻蚀工艺固化。
5.如权利要求4所述占领图形填充方法,其特征在于:对于同一层次的不同版图,步骤三完成后不同版图之间的图形数据占比率的差值小于5%。
6.如权利要求1所述占领图形填充方法,其特征在于:步骤三完成之后还包括步骤四:
进行所述版图的图形数据占比率检测;
进行DRC检测。
7.如权利要求1所述占领图形填充方法,其特征在于:步骤一中的所述图形隔离规则由设计规则确定,所述图形隔离规则包括主图形和邻接图形之间的最小间距,所述占领图形和对应的主图形之间的间距大于等于所述图形隔离规则限定的所述主图形对应的最小间距。
8.如权利要求1所述占领图形填充方法,其特征在于:步骤一确定所述填充规则之后还包括采用EDA软件进行计算所需的占领图形的结构,不同结构的所述占领图形的大小、形状和间距不同。
9.如权利要求1所述占领图形填充方法,其特征在于:步骤二中采用CAD软件在所述版图中找出需要进行占领图形填充的空白区域。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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CN201610373502.8A CN106096087B (zh) | 2016-05-31 | 2016-05-31 | 占领图形填充方法 |
US15/363,514 US10061884B2 (en) | 2016-05-31 | 2016-11-29 | Dummy pattern filling method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610373502.8A CN106096087B (zh) | 2016-05-31 | 2016-05-31 | 占领图形填充方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106096087A CN106096087A (zh) | 2016-11-09 |
CN106096087B true CN106096087B (zh) | 2019-08-13 |
Family
ID=57230403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610373502.8A Active CN106096087B (zh) | 2016-05-31 | 2016-05-31 | 占领图形填充方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10061884B2 (zh) |
CN (1) | CN106096087B (zh) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |