JP2000133788A - トレンチ・エッチング・プロセスの開発を容易にする集積チップ・ダミ―・トレンチ・パタ―ン - Google Patents
トレンチ・エッチング・プロセスの開発を容易にする集積チップ・ダミ―・トレンチ・パタ―ンInfo
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Abstract
(57)【要約】
【課題】 開発トレンチ・レイアウトにダミー・トレン
チを使用して、マイクロ・ローディング二次ローディン
グを含むローディング効果に対処する。 【解決手段】 開発におけるダミー・トレンチの使用に
よって、デバイス・トレンチの最終設計ローディングを
持たないレイアウトにおけるトレンチ・エッチング・プ
ロトコルの確立が可能になる。これらのプロトコルは再
設計の必要なしに、最終チップ形成に直接使用すること
ができる。ダミー・トレンチは、論理レイアウトとＤＲ
ＡＭレイアウトの組合せを含むチップの設計にも使用す
ることができ、それによって有害なローディング効果に
対処することができ、異なる論理レイアウトを含む様々
なチップに共通のＤＲＡＭトレンチ・レイアウトを使用
することができるようになる。
チを使用して、マイクロ・ローディング二次ローディン
グを含むローディング効果に対処する。 【解決手段】 開発におけるダミー・トレンチの使用に
よって、デバイス・トレンチの最終設計ローディングを
持たないレイアウトにおけるトレンチ・エッチング・プ
ロトコルの確立が可能になる。これらのプロトコルは再
設計の必要なしに、最終チップ形成に直接使用すること
ができる。ダミー・トレンチは、論理レイアウトとＤＲ
ＡＭレイアウトの組合せを含むチップの設計にも使用す
ることができ、それによって有害なローディング効果に
対処することができ、異なる論理レイアウトを含む様々
なチップに共通のＤＲＡＭトレンチ・レイアウトを使用
することができるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、集積回
路チップ設計の開発段階中にディープ・トレンチ形状を
製作する方法に関し、より詳細には、チップ設計の開発
段階中のディープ・トレンチ・エッチング・プロセスの
ための、所期の最終チップ・シリコン・ローディング率
を達成する方法に関する。
路チップ設計の開発段階中にディープ・トレンチ形状を
製作する方法に関し、より詳細には、チップ設計の開発
段階中のディープ・トレンチ・エッチング・プロセスの
ための、所期の最終チップ・シリコン・ローディング率
を達成する方法に関する。
【０００２】
【従来の技術】集積回路チップ、特にダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）回路を設ける集
積回路チップの製造では、選択的反応性イオン・エッチ
ング（ＲＩＥ）と呼ばれるプロセスを使用してシリコン
基板内にディープ・トレンチ・キャパシタがエッチング
される。このディープ・トレンチの大きさと形状は、チ
ップの設計にとって重要であり、ディープ・トレンチ
（ＤＴ）マスクと呼ばれる「ハード・マスク」の使用に
より、回路設計レイアウトからチップに転写される。こ
のハード・マスクは、オルトケイ酸テトラエチルから化
学的気相付着（ＣＶＤ）によって付着させるか、または
当技術分野で周知のその他のプロセスによって形成され
た、シリコン酸化物マスクとすることができる。
ンダム・アクセス・メモリ（ＤＲＡＭ）回路を設ける集
積回路チップの製造では、選択的反応性イオン・エッチ
ング（ＲＩＥ）と呼ばれるプロセスを使用してシリコン
基板内にディープ・トレンチ・キャパシタがエッチング
される。このディープ・トレンチの大きさと形状は、チ
ップの設計にとって重要であり、ディープ・トレンチ
（ＤＴ）マスクと呼ばれる「ハード・マスク」の使用に
より、回路設計レイアウトからチップに転写される。こ
のハード・マスクは、オルトケイ酸テトラエチルから化
学的気相付着（ＣＶＤ）によって付着させるか、または
当技術分野で周知のその他のプロセスによって形成され
た、シリコン酸化物マスクとすることができる。
【０００３】ハード・マスクは、チップのエッチングし
たくない部分を覆い、したがって基板のうちのハード・
マスクのない部分のみをＲＩＥプロセスによってエッチ
ングすることができるようにする。このＲＩＥプロセス
中にハード・マスク自体のエッチングまたは腐食も行わ
れる。
たくない部分を覆い、したがって基板のうちのハード・
マスクのない部分のみをＲＩＥプロセスによってエッチ
ングすることができるようにする。このＲＩＥプロセス
中にハード・マスク自体のエッチングまたは腐食も行わ
れる。
【０００４】チップ上のトレンチの密度は、トレンチに
よって除去されたシリコン表面の空き面積の総割合に対
応するシリコン・ローディング率または「ローディン
グ」として表される。シリコン・エッチング速度は、シ
リコン・ローディングにはほとんど依存せず、したがっ
て、集積回路エッチング・プロセスを扱う技術分野で従
来言われているタイプの「ローディング効果」（概要は
C.Mogab, J.Electochem.Soc.124, 1263(1977年）を参
照）は最小限である。それにもかかわらず、ディープ・
トレンチ・エッチング・プロセスの他の効果、すなわ
ち、「Selectivityand Silicon Load in Deep Trench E
tching」（Microelectronic Engineering 27, 457（199
5年））でＫ．マラー（Muller）によって詳述されてい
る「二次ローディング効果」はローディングの影響を非
常に受けやすい。
よって除去されたシリコン表面の空き面積の総割合に対
応するシリコン・ローディング率または「ローディン
グ」として表される。シリコン・エッチング速度は、シ
リコン・ローディングにはほとんど依存せず、したがっ
て、集積回路エッチング・プロセスを扱う技術分野で従
来言われているタイプの「ローディング効果」（概要は
C.Mogab, J.Electochem.Soc.124, 1263(1977年）を参
照）は最小限である。それにもかかわらず、ディープ・
トレンチ・エッチング・プロセスの他の効果、すなわ
ち、「Selectivityand Silicon Load in Deep Trench E
tching」（Microelectronic Engineering 27, 457（199
5年））でＫ．マラー（Muller）によって詳述されてい
る「二次ローディング効果」はローディングの影響を非
常に受けやすい。
【０００５】１つのこのような二次ローディング効果
は、シリコン・エッチング速度とマスク腐食速度との比
として定義される選択比に影響を与える。エッチング・
プロセス中、エッチング化学作用によって生じる酸素が
シリコン含有エッチング生成物と化合して、ウエハ表面
に付着する保護シリコン酸化膜被覆、すなわちパッシベ
ーション膜を形成する。このパッシベーション膜は、ト
レンチの側壁とハード・マスクとに付着する。ハード・
マスク上にこの膜を付着させることによってマスクの腐
食が低減する。したがって、シリコン・ローディングが
低い方が、パッシベーション膜の形成に使用可能なシリ
コン被覆エッチング生成物が少ないため、マスク腐食速
度が速くなる。
は、シリコン・エッチング速度とマスク腐食速度との比
として定義される選択比に影響を与える。エッチング・
プロセス中、エッチング化学作用によって生じる酸素が
シリコン含有エッチング生成物と化合して、ウエハ表面
に付着する保護シリコン酸化膜被覆、すなわちパッシベ
ーション膜を形成する。このパッシベーション膜は、ト
レンチの側壁とハード・マスクとに付着する。ハード・
マスク上にこの膜を付着させることによってマスクの腐
食が低減する。したがって、シリコン・ローディングが
低い方が、パッシベーション膜の形成に使用可能なシリ
コン被覆エッチング生成物が少ないため、マスク腐食速
度が速くなる。
【０００６】ローディング依存エッチング効果と二次エ
ッチング効果が、高シリコン・ローディングの領域に限
定され、いわゆる「マイクロ・ローディング効果」と
「二次マイクロ・ローディング効果」を生じさせること
もある。たとえば、特定の場所のマスク腐食速度はその
付近の局所シリコン・ロードに依存する。したがって、
他の露出チップに囲まれた、ウエハの中心部にあるチッ
プ・フィールドは、他の露出チップ・フィールドがそれ
以上外にないウエハの縁部にあるチップ・フィールドよ
りも低いマスク腐食速度を示す。この条件を、二次マイ
クロ・ローディング効果と呼ぶ。
ッチング効果が、高シリコン・ローディングの領域に限
定され、いわゆる「マイクロ・ローディング効果」と
「二次マイクロ・ローディング効果」を生じさせること
もある。たとえば、特定の場所のマスク腐食速度はその
付近の局所シリコン・ロードに依存する。したがって、
他の露出チップに囲まれた、ウエハの中心部にあるチッ
プ・フィールドは、他の露出チップ・フィールドがそれ
以上外にないウエハの縁部にあるチップ・フィールドよ
りも低いマスク腐食速度を示す。この条件を、二次マイ
クロ・ローディング効果と呼ぶ。
【０００７】前述のように、エッチングの化学作用とエ
ッチング生成物との組合せから形成されるパッシベーシ
ョン膜はウエハの表面だけでなくトレンチ側壁にも付着
する。この側壁付着によって、エッチング時間の経過と
共に厚さが増す側壁パッシベーション膜の付着によって
形成されるトレンチのテーパ角が決まる。トレンチ・テ
ーパ角は、キャパシタ表面積に大きな影響を及ぼす。キ
ャパシタンスは、トレンチの底部の露出面によってある
程度決まる。したがって、ウエハ表面における所定の幅
と、所定の深さとを有するトレンチの場合、トレンチの
底部でテーパ角が急勾配になると、より緩やかなテーパ
角よりも表面積が大きくなり、したがってキャパシタン
スが大きくなる。
ッチング生成物との組合せから形成されるパッシベーシ
ョン膜はウエハの表面だけでなくトレンチ側壁にも付着
する。この側壁付着によって、エッチング時間の経過と
共に厚さが増す側壁パッシベーション膜の付着によって
形成されるトレンチのテーパ角が決まる。トレンチ・テ
ーパ角は、キャパシタ表面積に大きな影響を及ぼす。キ
ャパシタンスは、トレンチの底部の露出面によってある
程度決まる。したがって、ウエハ表面における所定の幅
と、所定の深さとを有するトレンチの場合、トレンチの
底部でテーパ角が急勾配になると、より緩やかなテーパ
角よりも表面積が大きくなり、したがってキャパシタン
スが大きくなる。
【０００８】一方、テーパのある側壁は、ボイドや継ぎ
目のないトレンチ充填をうまく実現するのに有利であ
る。したがって、適正なキャパシタンス表面積を保証
し、しかもボイドや継ぎ目のないポリシリコン充填を可
能にするように、トレンチ・テーパ角を整数分の１度ま
で制御しなければならない。テーパ角はエッチ時間の経
過と共に厚さを増す側壁パッシベーション膜の付着によ
って形成されるため、テーパ角の制御は、二次ローディ
ング効果に依存する。
目のないトレンチ充填をうまく実現するのに有利であ
る。したがって、適正なキャパシタンス表面積を保証
し、しかもボイドや継ぎ目のないポリシリコン充填を可
能にするように、トレンチ・テーパ角を整数分の１度ま
で制御しなければならない。テーパ角はエッチ時間の経
過と共に厚さを増す側壁パッシベーション膜の付着によ
って形成されるため、テーパ角の制御は、二次ローディ
ング効果に依存する。
【０００９】前述の二次ローディング効果および二次マ
イクロ・ローディング効果と、むらのないテーパ角の形
成の重要性を考えると、ハード・マスク（典型的にはシ
リコン酸化物）の完全性を維持し、エッチング・プロセ
ス中に適正な寸法に形成されたトレンチをばらつきなく
形成するには、精密なエッチング化学作用の制御が必要
である。
イクロ・ローディング効果と、むらのないテーパ角の形
成の重要性を考えると、ハード・マスク（典型的にはシ
リコン酸化物）の完全性を維持し、エッチング・プロセ
ス中に適正な寸法に形成されたトレンチをばらつきなく
形成するには、精密なエッチング化学作用の制御が必要
である。
【００１０】一般には、新しいＤＲＡＭチップの初期開
発段階中に、評価のためにチップの分離された各部を設
計、製造する。たとえば、１２．５％のシリコン・ロー
ド最終設計と比較して、３．２％のシリコン・ロードを
有する第１の段階から６．２％のシリコン・ロードを有
する第２の段階、１１．４％のシリコン・ロードを有す
る第３の段階へと連続した設計段階が進むとする。二次
ローディング効果のため、過度のマスク腐食のない適正
なトレンチ形成を保証するように各連続設計段階でＲＩ
Ｅプロセスのエッチング化学作用を設計し直さなければ
ならないことがある。したがって、ローディング要因が
変化することによって、再び使用されることのない特定
の設計段階にのみ適用可能なＲＩＥ化学作用の開発に時
間がかかることになる。
発段階中に、評価のためにチップの分離された各部を設
計、製造する。たとえば、１２．５％のシリコン・ロー
ド最終設計と比較して、３．２％のシリコン・ロードを
有する第１の段階から６．２％のシリコン・ロードを有
する第２の段階、１１．４％のシリコン・ロードを有す
る第３の段階へと連続した設計段階が進むとする。二次
ローディング効果のため、過度のマスク腐食のない適正
なトレンチ形成を保証するように各連続設計段階でＲＩ
Ｅプロセスのエッチング化学作用を設計し直さなければ
ならないことがある。したがって、ローディング要因が
変化することによって、再び使用されることのない特定
の設計段階にのみ適用可能なＲＩＥ化学作用の開発に時
間がかかることになる。
【００１１】さらに、初期テスト・チップ上では、いく
つかのリソグラフィ上の「グランド・ルール」があるこ
とが多い。これらのグランド・ルールによって、許容可
能最小サイズのレジスト画像が画定される。この最小グ
ランド・ルールに従ったトレンチは、エッチング・プロ
セス中に不統一に開き、それによってローディング要因
がロットごとに、またはウエハごとに２００％も変化す
ることがあり、その結果、トレンチ・エッチング・プロ
フィールに大きな変動が生じる。
つかのリソグラフィ上の「グランド・ルール」があるこ
とが多い。これらのグランド・ルールによって、許容可
能最小サイズのレジスト画像が画定される。この最小グ
ランド・ルールに従ったトレンチは、エッチング・プロ
セス中に不統一に開き、それによってローディング要因
がロットごとに、またはウエハごとに２００％も変化す
ることがあり、その結果、トレンチ・エッチング・プロ
フィールに大きな変動が生じる。
【００１２】また、ＤＲＡＭ設計ブロックを論理チップ
に移植して「エンベッデドＤＲＡＭ」を製作する新規技
術がある。その結果のチップの主要部分はディープ・ト
レンチのない論理回路であるため、このチップ上のロー
ディング要因は、ＤＲＡＭ設計の移植元であったチップ
とは大きく異なり、それらのチップのエッチング化学作
用を再設計する必要がある。
に移植して「エンベッデドＤＲＡＭ」を製作する新規技
術がある。その結果のチップの主要部分はディープ・ト
レンチのない論理回路であるため、このチップ上のロー
ディング要因は、ＤＲＡＭ設計の移植元であったチップ
とは大きく異なり、それらのチップのエッチング化学作
用を再設計する必要がある。
【００１３】最後に、エッチングする特定のフィーチャ
の面積が大きい場合（一般には、１０μｍ×１０μｍを
超える場合）、まだ根本的にわかっていない「ブラック
・シリコン」という現象が生じる。ブラック・シリコン
は、電気的信頼性に有害な影響を及ぼす、シリコンの密
生した草のようなスパイクを特徴とする。一般に、この
ようなスパイクは、周囲の領域でエッチング・プロセス
が続けられている間に、エッチング・プロセスが狭い領
域で停止し、その後で保護シリコン酸化膜層が形成され
る領域に形成される。
の面積が大きい場合（一般には、１０μｍ×１０μｍを
超える場合）、まだ根本的にわかっていない「ブラック
・シリコン」という現象が生じる。ブラック・シリコン
は、電気的信頼性に有害な影響を及ぼす、シリコンの密
生した草のようなスパイクを特徴とする。一般に、この
ようなスパイクは、周囲の領域でエッチング・プロセス
が続けられている間に、エッチング・プロセスが狭い領
域で停止し、その後で保護シリコン酸化膜層が形成され
る領域に形成される。
【００１４】
【発明が解決しようとする課題】本発明の目的は、後続
の開発段階および最終チップ製造におけるトレンチ・エ
ッチングのために再使用可能な、チップ開発時のトレン
チ・エッチング・プロトコル（１つまたは複数のエッチ
ング・プロセス条件）を決定する方法を提供することに
よって、チップ開発のあらゆる段階についてエッチング
化学作用の再設計の必要を少なくするかまたは全くなく
すことである。本発明の他の目的は、ブラック・シリコ
ンの形成を防止するのに十分な小ささで、ばらつきなく
開くのに十分な大きさのサイズであって、トレンチ・エ
ッチング中に局所的二次ローディング効果を防止するよ
うにチップ全体に均一に分散された、ダミー・トレンチ
形状を含むトレンチ・レイアウト・パターンを提供する
ことである。
の開発段階および最終チップ製造におけるトレンチ・エ
ッチングのために再使用可能な、チップ開発時のトレン
チ・エッチング・プロトコル（１つまたは複数のエッチ
ング・プロセス条件）を決定する方法を提供することに
よって、チップ開発のあらゆる段階についてエッチング
化学作用の再設計の必要を少なくするかまたは全くなく
すことである。本発明の他の目的は、ブラック・シリコ
ンの形成を防止するのに十分な小ささで、ばらつきなく
開くのに十分な大きさのサイズであって、トレンチ・エ
ッチング中に局所的二次ローディング効果を防止するよ
うにチップ全体に均一に分散された、ダミー・トレンチ
形状を含むトレンチ・レイアウト・パターンを提供する
ことである。
【００１５】
【課題を解決するための手段】一態様では、本発明は、
最終的な集積チップ設計ではない開発集積チップ設計の
ための、ディープ・トレンチ形状のパターンをレイアウ
トする方法を提供する。この方法は、推定最終チップ設
計半導体材料ローディング率を画定するステップと、デ
バイス半導体材料ローディング率を累積的に有する複数
のデバイス・ディープ・トレンチ形状をレイアウトする
ステップと、ダミー半導体材料ローディング率を累積的
に有する複数のダミー・ディープ・トレンチ形状をレイ
アウトするステップとを含み、ダミー半導体材料ローデ
ィング率は推定最終設計半導体材料ローディング率から
デバイス半導体材料ローディング率を引いた値に等し
い。
最終的な集積チップ設計ではない開発集積チップ設計の
ための、ディープ・トレンチ形状のパターンをレイアウ
トする方法を提供する。この方法は、推定最終チップ設
計半導体材料ローディング率を画定するステップと、デ
バイス半導体材料ローディング率を累積的に有する複数
のデバイス・ディープ・トレンチ形状をレイアウトする
ステップと、ダミー半導体材料ローディング率を累積的
に有する複数のダミー・ディープ・トレンチ形状をレイ
アウトするステップとを含み、ダミー半導体材料ローデ
ィング率は推定最終設計半導体材料ローディング率から
デバイス半導体材料ローディング率を引いた値に等し
い。
【００１６】本発明は、トレンチ・ベースのデバイスが
チップ上に組み込まれ、デバイスのレイアウトが、ディ
ープ・トレンチの形成を必要としないデバイス（論理機
能）が占める実質的領域を含む、チップ設計を修正する
方法も含む。これらの方法では、よりばらつきのないト
レンチ・エッチング半導体材料ローディングを達成し、
最終設計におけるトレンチ・エッチング中のマイクロ・
ローディング効果を最小限にするために、ダミー・トレ
ンチが最終チップ設計のトレンチ・レイアウトに巧みに
配置される。
チップ上に組み込まれ、デバイスのレイアウトが、ディ
ープ・トレンチの形成を必要としないデバイス（論理機
能）が占める実質的領域を含む、チップ設計を修正する
方法も含む。これらの方法では、よりばらつきのないト
レンチ・エッチング半導体材料ローディングを達成し、
最終設計におけるトレンチ・エッチング中のマイクロ・
ローディング効果を最小限にするために、ダミー・トレ
ンチが最終チップ設計のトレンチ・レイアウトに巧みに
配置される。
【００１７】ダミー・トレンチ形状は、「ブラック・シ
リコン」の形成を防止するのに十分な小ささで、ばらつ
きなく開くのに十分な大きさのサイズにすることができ
る。ダミー・トレンチ形状は、マイクロ・ローディング
効果を防止するように均一に分散させることもできる。
リコン」の形成を防止するのに十分な小ささで、ばらつ
きなく開くのに十分な大きさのサイズにすることができ
る。ダミー・トレンチ形状は、マイクロ・ローディング
効果を防止するように均一に分散させることもできる。
【００１８】本発明は、本発明のレイアウト方法を使用
してトレンチ・エッチング・プロトコルを決定する方法
をさらに含む。本発明は、設計の一部がトレンチ・フィ
ーチャを含む最終チップ設計においてトレンチを形成す
る方法であって、エッチング・プロトコルを使用してト
レンチをエッチングする方法をさらに含み、プロトコル
は本発明のレイアウト技法を使用してトレンチ開発にお
いて決定される。本発明により決定されるエッチング・
プロトコルは、エッチング時間と、エッチング温度と、
エッチャント組成と、バイアス電圧とから成るグループ
から選択された１つまたは複数のパラメータを含むこと
が好ましい。半導体材料はシリコンであることが好まし
い。
してトレンチ・エッチング・プロトコルを決定する方法
をさらに含む。本発明は、設計の一部がトレンチ・フィ
ーチャを含む最終チップ設計においてトレンチを形成す
る方法であって、エッチング・プロトコルを使用してト
レンチをエッチングする方法をさらに含み、プロトコル
は本発明のレイアウト技法を使用してトレンチ開発にお
いて決定される。本発明により決定されるエッチング・
プロトコルは、エッチング時間と、エッチング温度と、
エッチャント組成と、バイアス電圧とから成るグループ
から選択された１つまたは複数のパラメータを含むこと
が好ましい。半導体材料はシリコンであることが好まし
い。
【００１９】
【発明の実施の形態】本発明は、以下の詳細な説明を添
付図面を参照しながら読めば最もよく理解できる。一般
的慣習により、図面の様々な機構は一定の率では拡大縮
小されていない。様々な機構の寸法は、わかりやすいよ
うに恣意的に拡大または縮小されている。
付図面を参照しながら読めば最もよく理解できる。一般
的慣習により、図面の様々な機構は一定の率では拡大縮
小されていない。様々な機構の寸法は、わかりやすいよ
うに恣意的に拡大または縮小されている。
【００２０】次に、本発明について図面を参照しながら
例示する。すべての図面で同一の要素は同様の番号で示
してある。このような図は、限定的なものではなく例示
的なものであり、本発明の説明を容易にするために組み
込まれている。
例示する。すべての図面で同一の要素は同様の番号で示
してある。このような図は、限定的なものではなく例示
的なものであり、本発明の説明を容易にするために組み
込まれている。
【００２１】デバイスのレイアウトに関する以下の説明
では、電子形態で実施されることが好ましい方法および
情報について言及する。したがって、以下に述べるレイ
アウトおよびシリコン形状に関する情報および計算は、
以下に述べるレイアウト方法による計算を実行するプロ
グラム式電子計算装置で実施されることが好ましい。
では、電子形態で実施されることが好ましい方法および
情報について言及する。したがって、以下に述べるレイ
アウトおよびシリコン形状に関する情報および計算は、
以下に述べるレイアウト方法による計算を実行するプロ
グラム式電子計算装置で実施されることが好ましい。
【００２２】図１に、使用領域１６と未使用領域１８を
有し、使用領域に設計ディープ・トレンチ２０のある集
積回路チップ１４の代表的部分を示す。デバイス・トレ
ンチのサイズは、典型的には０．３μｍ×０．５μｍで
あり、楕円形の断面を有する。使用領域がチップ面積の
２５％であり、設計トレンチ面積が使用領域の１２．５
％であるものと仮定すると、総チップ・シリコン・ロー
ディングは３．１２５％である。このチップの意図され
た最終設計ローディングである１２．５％と比較する
と、図１のローディングは最終設計のチップとは異なる
エッチング化学作用を必要とすると予測される。さら
に、図１のローディングは、ディープ・トレンチ・エッ
チング・プロセス中、使用領域１６にマイクロ・ローデ
ィング効果と二次マイクロ・ローディング効果を含むこ
とになる。
有し、使用領域に設計ディープ・トレンチ２０のある集
積回路チップ１４の代表的部分を示す。デバイス・トレ
ンチのサイズは、典型的には０．３μｍ×０．５μｍで
あり、楕円形の断面を有する。使用領域がチップ面積の
２５％であり、設計トレンチ面積が使用領域の１２．５
％であるものと仮定すると、総チップ・シリコン・ロー
ディングは３．１２５％である。このチップの意図され
た最終設計ローディングである１２．５％と比較する
と、図１のローディングは最終設計のチップとは異なる
エッチング化学作用を必要とすると予測される。さら
に、図１のローディングは、ディープ・トレンチ・エッ
チング・プロセス中、使用領域１６にマイクロ・ローデ
ィング効果と二次マイクロ・ローディング効果を含むこ
とになる。
【００２３】図２に、図１と同じチップを示すが、今度
は、未使用領域１８全体に均一に分散されたダミー・ト
レンチ２２を有する。未使用領域が総チップ面積の７５
％であり、ダミー・トレンチ面積が未使用領域の１２．
５％であると仮定すると、総チップローディングは３．
１２５％＋９．３７５％＝１２．５％になり、これは所
期の最終設計ローディングと同じである。
は、未使用領域１８全体に均一に分散されたダミー・ト
レンチ２２を有する。未使用領域が総チップ面積の７５
％であり、ダミー・トレンチ面積が未使用領域の１２．
５％であると仮定すると、総チップローディングは３．
１２５％＋９．３７５％＝１２．５％になり、これは所
期の最終設計ローディングと同じである。
【００２４】同じ１２．５％のローディング目標（すな
わちトレンチ・エッチング段階における最終設計ローデ
ィングと等しい）は、単一の大きなトレンチ（図示せ
ず）によって満たすこともできるが、１０μｍ×１０μ
ｍを超える寸法を有するトレンチはブラック・シリコン
の形成を引き起こすことが知られている。現時点の認識
ではブラック・シリコンが形成される最小トレンチ寸法
は厳密には定義されていないが、１０μｍ×１０μｍ未
満であればどのようなサイズでも一般に安全であること
が知られている。したがって、好ましい実施形態では、
ダミー・トレンチは１０μｍ×１０μｍより小さく設計
される。しかし、この現象がよりよくわかるようになる
と、この最大安全寸法は拡大される可能性もある。ブラ
ック・シリコンの形成を引き起こさない任意のサイズの
ダミー・トレンチを使用することは、本発明の範囲に入
る。
わちトレンチ・エッチング段階における最終設計ローデ
ィングと等しい）は、単一の大きなトレンチ（図示せ
ず）によって満たすこともできるが、１０μｍ×１０μ
ｍを超える寸法を有するトレンチはブラック・シリコン
の形成を引き起こすことが知られている。現時点の認識
ではブラック・シリコンが形成される最小トレンチ寸法
は厳密には定義されていないが、１０μｍ×１０μｍ未
満であればどのようなサイズでも一般に安全であること
が知られている。したがって、好ましい実施形態では、
ダミー・トレンチは１０μｍ×１０μｍより小さく設計
される。しかし、この現象がよりよくわかるようになる
と、この最大安全寸法は拡大される可能性もある。ブラ
ック・シリコンの形成を引き起こさない任意のサイズの
ダミー・トレンチを使用することは、本発明の範囲に入
る。
【００２５】１２．５％のローディング目標は、グラン
ド・ルールサイズにおけるより多くの小さなトレンチ
（図示せず）でも満たすことができるが、これも好まし
い実施形態ではない。グランド・ルールは、マスキング
・システムのリソグラフィ能力によって限定される、特
定のマスキング・システムでレイアウト可能なトレンチ
の最小寸法である。たとえば、特定の実施形態が０．２
５μｍのグランド・ルールを有するとする。グランド・
ルール・サイズにおけるトレンチは、ばらつきなく開く
ことができず、したがってエッチング結果の再現性に不
一致が生じる。グランド・ルール・サイズの少なくとも
約１．２倍（より好ましくは約１．２〜１．４倍）のト
レンチ・サイズはばらつきなく開き、したがって総シリ
コン・ロードをあらゆるロットを通じて安定させること
が判明した。したがって、０．２５μｍのグランド・ル
ールを有するこの特定の実施形態では、最小ダミー・ト
レンチは、これはグランド・ルールの１．２倍である約
０．３μｍ×０．５μｍのサイズとすることが好まし
い。
ド・ルールサイズにおけるより多くの小さなトレンチ
（図示せず）でも満たすことができるが、これも好まし
い実施形態ではない。グランド・ルールは、マスキング
・システムのリソグラフィ能力によって限定される、特
定のマスキング・システムでレイアウト可能なトレンチ
の最小寸法である。たとえば、特定の実施形態が０．２
５μｍのグランド・ルールを有するとする。グランド・
ルール・サイズにおけるトレンチは、ばらつきなく開く
ことができず、したがってエッチング結果の再現性に不
一致が生じる。グランド・ルール・サイズの少なくとも
約１．２倍（より好ましくは約１．２〜１．４倍）のト
レンチ・サイズはばらつきなく開き、したがって総シリ
コン・ロードをあらゆるロットを通じて安定させること
が判明した。したがって、０．２５μｍのグランド・ル
ールを有するこの特定の実施形態では、最小ダミー・ト
レンチは、これはグランド・ルールの１．２倍である約
０．３μｍ×０．５μｍのサイズとすることが好まし
い。
【００２６】１２．５％のローディング目標は、チップ
の１つの領域内に多数のダミー・トレンチ、別の領域に
より少数のダミー・トレンチにグループ化することによ
っても満たすことができる。しかし、好ましい実施形態
では、ダミー・トレンチはチップ・フィールド全体にわ
たって均一に分散させ、それによってダミー・トレンチ
およびデバイス・トレンチの全体的レイアウトが均一な
分布になるようにする。これによって、マイクロ・ロー
ディング効果だけでなく、より大きな二次マイクロ・ロ
ーディング効果も減少する。
の１つの領域内に多数のダミー・トレンチ、別の領域に
より少数のダミー・トレンチにグループ化することによ
っても満たすことができる。しかし、好ましい実施形態
では、ダミー・トレンチはチップ・フィールド全体にわ
たって均一に分散させ、それによってダミー・トレンチ
およびデバイス・トレンチの全体的レイアウトが均一な
分布になるようにする。これによって、マイクロ・ロー
ディング効果だけでなく、より大きな二次マイクロ・ロ
ーディング効果も減少する。
【００２７】図３に、ディープ・トレンチ・エッチング
・プロセスが施されるチップの断面を示す。このチップ
は、ハード・マスク２３が重ねられた基板２１から成
る。ハード・マスク内の間隙２４は、トレンチを形成し
たい領域に対応する。ＲＩＥプロセスを適用すると、エ
ッチング化学剤によってシリコンがエッチングされ、ハ
ード・マスク２３内の間隙２４にディープ・トレンチ２
６が形成される。さらに、エッチング化学剤内の酸素が
基板およびハード・マスクからエッチングされたシリコ
ンと反応し、トレンチ側壁上に保護二酸化シリコン付着
物２８が形成される。この付着物によって、トレンチ側
壁とのテーパ角αが自然に形成される。このテーパ角
は、適正なキャパシタンス表面積を保証し、しかもボイ
ドや継ぎ目のないポリシリコン充填を可能にするよう
に、整数分の１度まで制御しなければならない。二酸化
シリコン付着物の量はシリコン・ロードによって左右さ
れるため、開発マスクから最終製品マスクへの移行中に
トレンチ・テーパ角が変化するのを防ぐように、チップ
開発におけるダミー・トレンチおよびデバイス・トレン
チからのシリコン・ロードは、最終製品のシリコン・ロ
ードにできるだけ近いことが好ましい。
・プロセスが施されるチップの断面を示す。このチップ
は、ハード・マスク２３が重ねられた基板２１から成
る。ハード・マスク内の間隙２４は、トレンチを形成し
たい領域に対応する。ＲＩＥプロセスを適用すると、エ
ッチング化学剤によってシリコンがエッチングされ、ハ
ード・マスク２３内の間隙２４にディープ・トレンチ２
６が形成される。さらに、エッチング化学剤内の酸素が
基板およびハード・マスクからエッチングされたシリコ
ンと反応し、トレンチ側壁上に保護二酸化シリコン付着
物２８が形成される。この付着物によって、トレンチ側
壁とのテーパ角αが自然に形成される。このテーパ角
は、適正なキャパシタンス表面積を保証し、しかもボイ
ドや継ぎ目のないポリシリコン充填を可能にするよう
に、整数分の１度まで制御しなければならない。二酸化
シリコン付着物の量はシリコン・ロードによって左右さ
れるため、開発マスクから最終製品マスクへの移行中に
トレンチ・テーパ角が変化するのを防ぐように、チップ
開発におけるダミー・トレンチおよびデバイス・トレン
チからのシリコン・ロードは、最終製品のシリコン・ロ
ードにできるだけ近いことが好ましい。
【００２８】したがって、開発中の集積チップ設計のた
めにディープ・トレンチ形状をレイアウトする本発明の
方法は、まず最終チップ設計シリコン・ローディング率
を見積もることによって行われる。次に、開発するチッ
プの部分を構成する複数のデバイス・ディープ・トレン
チ形状をレイアウトする。これらのトレンチは、デバイ
ス・シリコン・ローディング率を累積的に有する。次
に、推定最終チップ設計ローディング率からデバイス・
シリコン・ローディング率を引き、ダミー・シリコン・
ローディング率を算出し、算出した累積シリコン・ロー
ディング率を使用して複数のダミー・ディープ・トレン
チ形状をレイアウトする。ダミー・トレンチ形状は、ブ
ラック・シリコン形成を回避するのに十分な小さいサイ
ズであるが、グランド・ルール・サイズの少なくとも約
１．２倍であることが好ましく、好ましくはチップ全体
にデバイス・トレンチとダミー・トレンチがほぼ均一に
分布するように分散される。
めにディープ・トレンチ形状をレイアウトする本発明の
方法は、まず最終チップ設計シリコン・ローディング率
を見積もることによって行われる。次に、開発するチッ
プの部分を構成する複数のデバイス・ディープ・トレン
チ形状をレイアウトする。これらのトレンチは、デバイ
ス・シリコン・ローディング率を累積的に有する。次
に、推定最終チップ設計ローディング率からデバイス・
シリコン・ローディング率を引き、ダミー・シリコン・
ローディング率を算出し、算出した累積シリコン・ロー
ディング率を使用して複数のダミー・ディープ・トレン
チ形状をレイアウトする。ダミー・トレンチ形状は、ブ
ラック・シリコン形成を回避するのに十分な小さいサイ
ズであるが、グランド・ルール・サイズの少なくとも約
１．２倍であることが好ましく、好ましくはチップ全体
にデバイス・トレンチとダミー・トレンチがほぼ均一に
分布するように分散される。
【００２９】スタンドアロンＤＲＡＭ（またはその他の
トレンチ・ベースの）デバイスに関する方法に加えて、
本発明は、特定用途向け集積回路（ＡＳＩＣ）応用分野
による論理チップにＤＲＡＭデバイスを組み込むために
も使用可能な方法も含む。「エンベッデドＤＲＡＭ」を
有するＡＳＩＣ応用分野は、特定の論理チップ上の特定
の用途にＤＲＡＭ機能を適用することができるようにデ
ィープ・トレンチＤＲＡＭ設計が論理チップ上に組み込
まれる新しい技法である。
トレンチ・ベースの）デバイスに関する方法に加えて、
本発明は、特定用途向け集積回路（ＡＳＩＣ）応用分野
による論理チップにＤＲＡＭデバイスを組み込むために
も使用可能な方法も含む。「エンベッデドＤＲＡＭ」を
有するＡＳＩＣ応用分野は、特定の論理チップ上の特定
の用途にＤＲＡＭ機能を適用することができるようにデ
ィープ・トレンチＤＲＡＭ設計が論理チップ上に組み込
まれる新しい技法である。
【００３０】論理回路と同じチップ上にＤＲＡＭを組み
込むことによって、ＡＳＩＣ技法は、回路のメモリと論
理機能との間の通信帯域幅の増大を可能にすることによ
ってチップを高速化する。論理機能は、典型的には最終
用途に応じて変化するＡＳＩＣ設計フィーチャであるた
め、特定用途用に設計された個別化されたＡＳＩＣチッ
プを製作するために、汎用ＤＲＡＭ設計を任意の数の特
定のＡＳＩＣ論理設計と共に使用することができる。本
発明は、最終論理設計から独立して同じトレンチ・エッ
チング・プロトコルを開発し、各チップにおけるトレン
チ形成に使用することができる、汎用ＤＲＡＭ設計と組
み合わさった異なる論理設計を有するチップの形成を可
能にする。したがって、本発明は、所望のＤＲＡＭのサ
イズとＡＳＩＣチップの全体的サイズが変わらないこと
を前提として、新しい各ＡＳＩＣチップのために異なる
エッチング化学作用を開発する必要をなくす。また、本
発明を使用して、チップ全体のうちの小部分におけるＤ
ＲＡＭの分離に付随するマイクロ・ローディング問題を
回避することもできる。
込むことによって、ＡＳＩＣ技法は、回路のメモリと論
理機能との間の通信帯域幅の増大を可能にすることによ
ってチップを高速化する。論理機能は、典型的には最終
用途に応じて変化するＡＳＩＣ設計フィーチャであるた
め、特定用途用に設計された個別化されたＡＳＩＣチッ
プを製作するために、汎用ＤＲＡＭ設計を任意の数の特
定のＡＳＩＣ論理設計と共に使用することができる。本
発明は、最終論理設計から独立して同じトレンチ・エッ
チング・プロトコルを開発し、各チップにおけるトレン
チ形成に使用することができる、汎用ＤＲＡＭ設計と組
み合わさった異なる論理設計を有するチップの形成を可
能にする。したがって、本発明は、所望のＤＲＡＭのサ
イズとＡＳＩＣチップの全体的サイズが変わらないこと
を前提として、新しい各ＡＳＩＣチップのために異なる
エッチング化学作用を開発する必要をなくす。また、本
発明を使用して、チップ全体のうちの小部分におけるＤ
ＲＡＭの分離に付随するマイクロ・ローディング問題を
回避することもできる。
【００３１】本発明のこの実施形態の一例を図４に示
す。図４には、エンベッデドＤＲＡＭ回路を有する論理
チップである集積回路チップ１４'が図示されている。
ＤＲＡＭに対して「使用」される使用領域１６'にＤＲ
ＡＭディープ・トレンチ２０'が配置されている。未使
用領域１８'には、一般に、図のように、機能活性領域
形状３０と機能ゲート導体形状３２を含む構成要素を組
み込むことができる論理回路がある。典型的には機能論
理回路形状間に分離領域３４が配置されている。これら
の分離領域は、活性基板層内の活性領域間のシャロウ・
トレンチ・アイソレーション（ＳＴＩ）と、ゲート層内
のゲート導体間の間隙を含むことができる。活性層とゲ
ート層の平坦化ステップ中のディッシングを防止するた
め、ダミー活性領域形状３０'およびダミー・ゲート導
体形状３２'などのダミー論理形状を、機能形状３０お
よび３２間の分離領域に配置することができる。
す。図４には、エンベッデドＤＲＡＭ回路を有する論理
チップである集積回路チップ１４'が図示されている。
ＤＲＡＭに対して「使用」される使用領域１６'にＤＲ
ＡＭディープ・トレンチ２０'が配置されている。未使
用領域１８'には、一般に、図のように、機能活性領域
形状３０と機能ゲート導体形状３２を含む構成要素を組
み込むことができる論理回路がある。典型的には機能論
理回路形状間に分離領域３４が配置されている。これら
の分離領域は、活性基板層内の活性領域間のシャロウ・
トレンチ・アイソレーション（ＳＴＩ）と、ゲート層内
のゲート導体間の間隙を含むことができる。活性層とゲ
ート層の平坦化ステップ中のディッシングを防止するた
め、ダミー活性領域形状３０'およびダミー・ゲート導
体形状３２'などのダミー論理形状を、機能形状３０お
よび３２間の分離領域に配置することができる。
【００３２】本発明の方法によると、ディープ・トレン
チ・レベルの論理設計内にダミー・トレンチが配置され
る。ダミー・トレンチは、（ｉ）トレンチ・エッチング
における総シリコン・ローディングを標準目標ローディ
ングまで引き上げることと、(ii）トレンチ・エッチン
グにおける総シリコン・ローディングをチップ表面全体
に分散させることによって、シリコン・ローディング効
果とマイクロ・ローディング効果を最小限にする役割を
果たすことが好ましい。ダミー・トレンチが論理回路を
妨害しないように、ダミー・トレンチを論理回路の分離
領域またはダミー論理領域あるいはその両方と位置合わ
せする。図４を参照すると、機能論理デバイス間の分離
領域３４のダミー論理形状の下にダミー・ディープ・ト
レンチ２２'が配置されている。機能形状間に大きな分
離領域があることが多いため、この配置によって典型的
には、前述のようにしてダミー・トレンチを分散させる
のに十分な空間ができ、それによってマイクロ・ローデ
ィング効果と二次マイクロ・ローディング効果を回避す
ることができる。これらのダミー・トレンチ２２'も、
ばらつきなく開き、しかもブラック・シリコン形成を防
止するのに十分な小ささになるように、グランド・ルー
ル・サイズの少なくとも約１．２倍（より好ましくは約
１．２〜１．４倍）の大きさとすることが好ましい。
チ・レベルの論理設計内にダミー・トレンチが配置され
る。ダミー・トレンチは、（ｉ）トレンチ・エッチング
における総シリコン・ローディングを標準目標ローディ
ングまで引き上げることと、(ii）トレンチ・エッチン
グにおける総シリコン・ローディングをチップ表面全体
に分散させることによって、シリコン・ローディング効
果とマイクロ・ローディング効果を最小限にする役割を
果たすことが好ましい。ダミー・トレンチが論理回路を
妨害しないように、ダミー・トレンチを論理回路の分離
領域またはダミー論理領域あるいはその両方と位置合わ
せする。図４を参照すると、機能論理デバイス間の分離
領域３４のダミー論理形状の下にダミー・ディープ・ト
レンチ２２'が配置されている。機能形状間に大きな分
離領域があることが多いため、この配置によって典型的
には、前述のようにしてダミー・トレンチを分散させる
のに十分な空間ができ、それによってマイクロ・ローデ
ィング効果と二次マイクロ・ローディング効果を回避す
ることができる。これらのダミー・トレンチ２２'も、
ばらつきなく開き、しかもブラック・シリコン形成を防
止するのに十分な小ささになるように、グランド・ルー
ル・サイズの少なくとも約１．２倍（より好ましくは約
１．２〜１．４倍）の大きさとすることが好ましい。
【００３３】トレンチ・エッチング・レベルでのシリコ
ン・ローディングを標準化することによって、本発明の
方法は、単一のＤＲＡＭ設計を多くの異なるＡＳＩＣチ
ップに使用することができるようにする。さらに、本発
明は、従来のＤＲＡＭで実現されるのと同様にＡＳＩＣ
チップにおけるトレンチ・エッチング・プロトコル開発
に付随する上述の利点を備える。
ン・ローディングを標準化することによって、本発明の
方法は、単一のＤＲＡＭ設計を多くの異なるＡＳＩＣチ
ップに使用することができるようにする。さらに、本発
明は、従来のＤＲＡＭで実現されるのと同様にＡＳＩＣ
チップにおけるトレンチ・エッチング・プロトコル開発
に付随する上述の利点を備える。
【００３４】本発明の方法により決定した開発レイアウ
ト（またはＡＳＩＣトレンチ・レイアウト）を、次にト
レンチ・エッチング・プロトコルを決定するために使用
することができる。このプロセスでは一般に、フォトリ
ソグラフィを使用し、開発レイアウトに基づいて開発ハ
ード・マスクを形成する。次に、開発レイアウトでトレ
ンチを適切にエッチングするためのエッチング・プロト
コルを、周知の手続き（たとえば試行錯誤、目視検査な
ど）を使用して決定する。本発明によると、開発エッチ
ング・プロトコルは、最終設計のトレンチ・レベル要素
が開発チップになかった場合であっても、最終チップ設
計のトレンチ・エッチング・プロトコルとして使用する
ことができるので有利である。トレンチ・エッチング・
プロトコルの例は、米国特許第５１１８３８３号および
第５３５４４２１号に記載されている。さらに、設計レ
イアウトに基づくハード・マスクの形成は、当技術分野
で周知の技法を使用して行うことができる。たとえば、
バディー・エル・カレー（Badih El-Kareh）による「Fu
ndamentals of Semiconductor Processing Technologie
s」（Kluwer Academic Publishers（1995年））の開示
を参照されたい。その開示を参照により本明細書に合体
する。
ト（またはＡＳＩＣトレンチ・レイアウト）を、次にト
レンチ・エッチング・プロトコルを決定するために使用
することができる。このプロセスでは一般に、フォトリ
ソグラフィを使用し、開発レイアウトに基づいて開発ハ
ード・マスクを形成する。次に、開発レイアウトでトレ
ンチを適切にエッチングするためのエッチング・プロト
コルを、周知の手続き（たとえば試行錯誤、目視検査な
ど）を使用して決定する。本発明によると、開発エッチ
ング・プロトコルは、最終設計のトレンチ・レベル要素
が開発チップになかった場合であっても、最終チップ設
計のトレンチ・エッチング・プロトコルとして使用する
ことができるので有利である。トレンチ・エッチング・
プロトコルの例は、米国特許第５１１８３８３号および
第５３５４４２１号に記載されている。さらに、設計レ
イアウトに基づくハード・マスクの形成は、当技術分野
で周知の技法を使用して行うことができる。たとえば、
バディー・エル・カレー（Badih El-Kareh）による「Fu
ndamentals of Semiconductor Processing Technologie
s」（Kluwer Academic Publishers（1995年））の開示
を参照されたい。その開示を参照により本明細書に合体
する。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）集積チップ設計のトレンチ・レベル
のためにディープ・トレンチ形状のパターンをレイアウ
トする方法であって、推定最終チップ設計トレンチ・レ
ベル半導体材料ローディング率を画定するステップと、
デバイス・トレンチ・レベル半導体材料ローディング率
を累積的に有する複数のデバイス・ディープ・トレンチ
形状を、前記パターンの一部としてレイアウトするステ
ップと、前記推定最終設計トレンチ・レベル半導体材料
ローディング率から前記デバイス・トレンチ・レベル半
導体材料ローディング率を引いた値に等しいダミー・ト
レンチ・レベル半導体材料ローディング率を累積的に有
する複数のダミー・ディープ・トレンチ形状を、前記パ
ターンの一部としてレイアウトするステップとを含む方
法。 （２）前記半導体材料がシリコンであり、前記ダミー・
トレンチ形状が後続エッチングにおけるブラック・シリ
コン形成を防止する寸法を有する、上記（１）に記載の
方法。 （３）前記ダミー・ディープ・トレンチ形状の寸法のう
ちの少なくとも１つの寸法が、前記トレンチ・レベルの
最小フィーチャ・サイズ限界値より少なくとも約１．２
倍大きい、上記（２）に記載の方法。 （４）前記ダミー・ディープ・トレンチ形状の寸法のう
ちの少なくとも１つの寸法が、前記トレンチ・レベルの
最小フィーチャ・サイズ限界値より約１．２倍から１．
４倍大きい、上記（３）に記載の方法。 （５）前記ダミー・トレンチが、チップ全体にわたるト
レンチ・レベル半導体材料ローディングのほぼ均一な分
散を実現するように分散される、上記（３）に記載の方
法。 （６）前記集積チップ設計がダイナミック・ランダム・
アクセス・メモリ・デバイスのためのものである、上記
（１）に記載の方法。 （７）前記集積チップ設計が、論理チップに埋め込まれ
たダイナミック・ランダム・アクセス・メモリ・デバイ
スのためのものである、上記（１）に記載の方法。 （８）半導体材料基板から、トレンチ・レベルのディー
プ・トレンチを含むデバイスを含む集積回路チップを形
成する方法であって、（ａ）開発半導体材料基板内にエ
ッチングする開発パターンを画定するステップを含み、
前記画定ステップが、（ｉ）推定最終チップ設計トレン
チ・レベル半導体材料ローディング率を画定するステッ
プと、（ii）デバイス・トレンチ・レベル半導体材料ロ
ーディング率を累積的に有する複数のデバイス・ディー
プ・トレンチ形状を、前記パターンの一部としてレイア
ウトするステップと、（iii）前記推定最終設計トレン
チ・レベル半導体材料ローディング率から前記デバイス
・トレンチ・レベル半導体材料ローディング率を引いた
値に等しいダミー・トレンチ・レベル半導体材料ローデ
ィング率を累積的に有する複数のダミー・ディープ・ト
レンチ形状を前記パターンの一部としてレイアウトする
ステップとを含み、前記方法が、（ｂ）前記開発半導体
材料基板の表面に前記開発パターンを転写するステップ
と、（ｃ）前記パターンをエッチングして開発トレンチ
・エッチング・プロトコルを画定することによって、前
記基板内にトレンチを形成するステップと、（ｄ）すべ
ての前記トレンチ・レベル・デバイスのトレンチの完全
なレイアウトに対応し、場所と形状とサイズとから成る
グループから選択された少なくとも１つのパラメータが
前記開発パターンのすべての前記トレンチとは異なる少
なくとも１つのトレンチ形状を含む設計パターンを画定
するステップと、（ｅ）最終半導体材料基板の表面に前
記設計パターンを転写するステップと、（ｆ）前記エッ
チング・プロトコルから少なくとも１つのパラメータを
使用して前記パターンをエッチングすることによって前
記最終基板内にトレンチを形成するステップとを含む方
法。 （９）ステップ（ｂ）および（ｅ）の前記パターン転写
ステップが、基板表面上のハード・マスクの形成を含
む、上記（８）に記載の方法。 （１０）前記パラメータが、エッチング時間とエッチン
グ温度とエッチャント組成とバイアス電圧とから成るグ
ループから選択される、上記（８）に記載の方法。 （１１）ステップ（ｃ）および（ｆ）の前記エッチング
が、反応性イオン・エッチングを含む、上記（８）に記
載の方法。 （１２）前記パターンに対応する情報が電子的に記憶さ
れ、ダミー形状の前記レイアウトが、前記推定最終チッ
プ設計トレンチ・レベル半導体材料ローディング率に対
応する電子入力値と前記デバイス・ディープ・トレンチ
形状によって形成された前記パターンの前記一部に対応
する電子入力値とを使用して、コンピュータ・プログラ
ムによって決定される、上記（１）に記載の方法。 （１３）半導体材料基板から、（ｉ）トレンチ・レベル
でディープ・トレンチを含むデバイスと、（ii）論理デ
バイス・レイアウトにおける少なくとも１つの論理デバ
イスとを含む集積回路チップを形成する方法であって、
（ａ）半導体材料基板の前記トレンチ・レベルにエッチ
ングするパターンを画定するステップとを含み、前記画
定ステップは、（ｉ）推定最終チップ設計トレンチ・レ
ベル半導体材料ローディング率を画定するステップと、
（ii）前記ディープ・トレンチ・デバイスに対応し、デ
バイス・トレンチ・レベル半導体材料ローディング率を
累積的に有する複数のディープ・トレンチ・デバイス形
状を、前記パターンの一部としてレイアウトするステッ
プと、（iii）前記推定最終チップ設計トレンチ・レベ
ル半導体材料ローディング率から前記デバイス・トレン
チ・レベル半導体材料ローディング率を引いた値に等し
いダミー・トレンチ・レベル半導体材料ローディング率
を累積的に有する複数のダミー・ディープ・トレンチ形
状を、前記パターンの一部としてレイアウトするステッ
プとを含み、前記方法は、（ｂ）前記パターンを前記半
導体材料基板の表面に転写するステップと、（ｃ）前記
パターンをエッチングすることによって前記基板内にト
レンチを形成するステップと、（ｄ）前記基板上に前記
論理デバイス・レイアウト内の前記論理デバイスを形成
するステップとを含む方法。 （１４）前記論理デバイス・レイアウトが、ダミー活性
領域とダミー・ゲートとシャロウ・トレンチ・アイソレ
ーションから成るグループから選択された非機能フィー
チャを含む、上記（１３）に記載の方法。 （１５）前記ダミー・トレンチの少なくとも一部が、前
記論理デバイス・レイアウトの非機能フィーチャの直下
の位置にある前記トレンチ・レベル上に配置される、上
記（１４）に記載の方法。 （１６）前記転写ステップ（ｂ）が、前記基板の前記表
面上にハード・マスクを形成するステップを含む、上記
（１３）に記載の方法。 （１７）前記エッチング・ステップ（ｃ）が、場所と形
状とサイズから成るグループから選択された少なくとも
１つのパラメータが、ステップ（ｃ）でエッチングされ
たすべての前記トレンチとは異なる少なくとも１つのト
レンチ形状を有し、ステップ（ａ）（ii）のディープ・
トレンチ・デバイスのレイアウトとほぼ同じ形状のレイ
アウトを有する異なるトレンチ・パターンを別の基板内
にエッチングすることによって画定されたエッチング・
プロトコルを使用して行われる、上記（１３）に記載の
方法。
のためにディープ・トレンチ形状のパターンをレイアウ
トする方法であって、推定最終チップ設計トレンチ・レ
ベル半導体材料ローディング率を画定するステップと、
デバイス・トレンチ・レベル半導体材料ローディング率
を累積的に有する複数のデバイス・ディープ・トレンチ
形状を、前記パターンの一部としてレイアウトするステ
ップと、前記推定最終設計トレンチ・レベル半導体材料
ローディング率から前記デバイス・トレンチ・レベル半
導体材料ローディング率を引いた値に等しいダミー・ト
レンチ・レベル半導体材料ローディング率を累積的に有
する複数のダミー・ディープ・トレンチ形状を、前記パ
ターンの一部としてレイアウトするステップとを含む方
法。 （２）前記半導体材料がシリコンであり、前記ダミー・
トレンチ形状が後続エッチングにおけるブラック・シリ
コン形成を防止する寸法を有する、上記（１）に記載の
方法。 （３）前記ダミー・ディープ・トレンチ形状の寸法のう
ちの少なくとも１つの寸法が、前記トレンチ・レベルの
最小フィーチャ・サイズ限界値より少なくとも約１．２
倍大きい、上記（２）に記載の方法。 （４）前記ダミー・ディープ・トレンチ形状の寸法のう
ちの少なくとも１つの寸法が、前記トレンチ・レベルの
最小フィーチャ・サイズ限界値より約１．２倍から１．
４倍大きい、上記（３）に記載の方法。 （５）前記ダミー・トレンチが、チップ全体にわたるト
レンチ・レベル半導体材料ローディングのほぼ均一な分
散を実現するように分散される、上記（３）に記載の方
法。 （６）前記集積チップ設計がダイナミック・ランダム・
アクセス・メモリ・デバイスのためのものである、上記
（１）に記載の方法。 （７）前記集積チップ設計が、論理チップに埋め込まれ
たダイナミック・ランダム・アクセス・メモリ・デバイ
スのためのものである、上記（１）に記載の方法。 （８）半導体材料基板から、トレンチ・レベルのディー
プ・トレンチを含むデバイスを含む集積回路チップを形
成する方法であって、（ａ）開発半導体材料基板内にエ
ッチングする開発パターンを画定するステップを含み、
前記画定ステップが、（ｉ）推定最終チップ設計トレン
チ・レベル半導体材料ローディング率を画定するステッ
プと、（ii）デバイス・トレンチ・レベル半導体材料ロ
ーディング率を累積的に有する複数のデバイス・ディー
プ・トレンチ形状を、前記パターンの一部としてレイア
ウトするステップと、（iii）前記推定最終設計トレン
チ・レベル半導体材料ローディング率から前記デバイス
・トレンチ・レベル半導体材料ローディング率を引いた
値に等しいダミー・トレンチ・レベル半導体材料ローデ
ィング率を累積的に有する複数のダミー・ディープ・ト
レンチ形状を前記パターンの一部としてレイアウトする
ステップとを含み、前記方法が、（ｂ）前記開発半導体
材料基板の表面に前記開発パターンを転写するステップ
と、（ｃ）前記パターンをエッチングして開発トレンチ
・エッチング・プロトコルを画定することによって、前
記基板内にトレンチを形成するステップと、（ｄ）すべ
ての前記トレンチ・レベル・デバイスのトレンチの完全
なレイアウトに対応し、場所と形状とサイズとから成る
グループから選択された少なくとも１つのパラメータが
前記開発パターンのすべての前記トレンチとは異なる少
なくとも１つのトレンチ形状を含む設計パターンを画定
するステップと、（ｅ）最終半導体材料基板の表面に前
記設計パターンを転写するステップと、（ｆ）前記エッ
チング・プロトコルから少なくとも１つのパラメータを
使用して前記パターンをエッチングすることによって前
記最終基板内にトレンチを形成するステップとを含む方
法。 （９）ステップ（ｂ）および（ｅ）の前記パターン転写
ステップが、基板表面上のハード・マスクの形成を含
む、上記（８）に記載の方法。 （１０）前記パラメータが、エッチング時間とエッチン
グ温度とエッチャント組成とバイアス電圧とから成るグ
ループから選択される、上記（８）に記載の方法。 （１１）ステップ（ｃ）および（ｆ）の前記エッチング
が、反応性イオン・エッチングを含む、上記（８）に記
載の方法。 （１２）前記パターンに対応する情報が電子的に記憶さ
れ、ダミー形状の前記レイアウトが、前記推定最終チッ
プ設計トレンチ・レベル半導体材料ローディング率に対
応する電子入力値と前記デバイス・ディープ・トレンチ
形状によって形成された前記パターンの前記一部に対応
する電子入力値とを使用して、コンピュータ・プログラ
ムによって決定される、上記（１）に記載の方法。 （１３）半導体材料基板から、（ｉ）トレンチ・レベル
でディープ・トレンチを含むデバイスと、（ii）論理デ
バイス・レイアウトにおける少なくとも１つの論理デバ
イスとを含む集積回路チップを形成する方法であって、
（ａ）半導体材料基板の前記トレンチ・レベルにエッチ
ングするパターンを画定するステップとを含み、前記画
定ステップは、（ｉ）推定最終チップ設計トレンチ・レ
ベル半導体材料ローディング率を画定するステップと、
（ii）前記ディープ・トレンチ・デバイスに対応し、デ
バイス・トレンチ・レベル半導体材料ローディング率を
累積的に有する複数のディープ・トレンチ・デバイス形
状を、前記パターンの一部としてレイアウトするステッ
プと、（iii）前記推定最終チップ設計トレンチ・レベ
ル半導体材料ローディング率から前記デバイス・トレン
チ・レベル半導体材料ローディング率を引いた値に等し
いダミー・トレンチ・レベル半導体材料ローディング率
を累積的に有する複数のダミー・ディープ・トレンチ形
状を、前記パターンの一部としてレイアウトするステッ
プとを含み、前記方法は、（ｂ）前記パターンを前記半
導体材料基板の表面に転写するステップと、（ｃ）前記
パターンをエッチングすることによって前記基板内にト
レンチを形成するステップと、（ｄ）前記基板上に前記
論理デバイス・レイアウト内の前記論理デバイスを形成
するステップとを含む方法。 （１４）前記論理デバイス・レイアウトが、ダミー活性
領域とダミー・ゲートとシャロウ・トレンチ・アイソレ
ーションから成るグループから選択された非機能フィー
チャを含む、上記（１３）に記載の方法。 （１５）前記ダミー・トレンチの少なくとも一部が、前
記論理デバイス・レイアウトの非機能フィーチャの直下
の位置にある前記トレンチ・レベル上に配置される、上
記（１４）に記載の方法。 （１６）前記転写ステップ（ｂ）が、前記基板の前記表
面上にハード・マスクを形成するステップを含む、上記
（１３）に記載の方法。 （１７）前記エッチング・ステップ（ｃ）が、場所と形
状とサイズから成るグループから選択された少なくとも
１つのパラメータが、ステップ（ｃ）でエッチングされ
たすべての前記トレンチとは異なる少なくとも１つのト
レンチ形状を有し、ステップ（ａ）（ii）のディープ・
トレンチ・デバイスのレイアウトとほぼ同じ形状のレイ
アウトを有する異なるトレンチ・パターンを別の基板内
にエッチングすることによって画定されたエッチング・
プロトコルを使用して行われる、上記（１３）に記載の
方法。
【図１】チップの使用領域における設計トレンチを有す
る集積回路チップの一部を示す図である。
る集積回路チップの一部を示す図である。
【図２】チップの未使用領域にダミー・トレンチが追加
された、集積回路チップの図１に示す部分と同じ部分を
示す図である。
された、集積回路チップの図１に示す部分と同じ部分を
示す図である。
【図３】ディープ・トレンチ・エッチング・プロセスが
施されるシリコン基板の断面図である。
施されるシリコン基板の断面図である。
【図４】本発明のトレンチ設計をＤＲＡＭに適用した例
を示す図である。
を示す図である。
１４ 集積回路チップ １６ 使用領域 １８ 未使用領域 ２０ 設計ディープ・トレンチ ２１ 基板 ２２ ダミー・ディープ・トレンチ ２３ ハード・マスク ２４ 間隙 ２６ ディープ・トレンチ ２８ 保護二酸化シリコン付着物 ３０ 機能活性領域形状 ３０' ダミー活性領域形状 ３２ 機能ゲート導体形状 ３２' ダミー・ゲート導体形状 ３４ 分離領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ヨハン・アルスマイヤー アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォール マーリン・ドラ イブ５ (72)発明者 ガリー・ブロナー アメリカ合衆国12582 ニューヨーク州ス トームビル ウッドクリフ・ドライブ35 (72)発明者 ジョージ・エイ・カプリタ アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォール メリーウッド・ ロード６ (72)発明者 リチャード・クラインヘンズ アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォール オール・エンジ ェルズ・ロード153 (72)発明者 ケイ・ポール・マラー アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォール ブラザーズ・ロ ード89 (72)発明者 ラジブ・エム・ラナデ アメリカ合衆国12524 ニューヨーク州フ ィッシュキル ラウドン・ドライブ５ ア パートメント・ナンバー６ (72)発明者 クラウス・ロイトナー ドイツ ディー−85617 アスリング リ ンデンシュトラーセ８
Claims (17)
- 【請求項１】集積チップ設計のトレンチ・レベルのため
にディープ・トレンチ形状のパターンをレイアウトする
方法であって、 推定最終チップ設計トレンチ・レベル半導体材料ローデ
ィング率を画定するステップと、 デバイス・トレンチ・レベル半導体材料ローディング率
を累積的に有する複数のデバイス・ディープ・トレンチ
形状を、前記パターンの一部としてレイアウトするステ
ップと、 前記推定最終設計トレンチ・レベル半導体材料ローディ
ング率から前記デバイス・トレンチ・レベル半導体材料
ローディング率を引いた値に等しいダミー・トレンチ・
レベル半導体材料ローディング率を累積的に有する複数
のダミー・ディープ・トレンチ形状を、前記パターンの
一部としてレイアウトするステップとを含む方法。 - 【請求項２】前記半導体材料がシリコンであり、前記ダ
ミー・トレンチ形状が後続エッチングにおけるブラック
・シリコン形成を防止する寸法を有する、請求項１に記
載の方法。 - 【請求項３】前記ダミー・ディープ・トレンチ形状の寸
法のうちの少なくとも１つの寸法が、前記トレンチ・レ
ベルの最小フィーチャ・サイズ限界値より少なくとも約
１．２倍大きい、請求項２に記載の方法。 - 【請求項４】前記ダミー・ディープ・トレンチ形状の寸
法のうちの少なくとも１つの寸法が、前記トレンチ・レ
ベルの最小フィーチャ・サイズ限界値より約１．２倍か
ら１．４倍大きい、請求項３に記載の方法。 - 【請求項５】前記ダミー・トレンチが、チップ全体にわ
たるトレンチ・レベル半導体材料ローディングのほぼ均
一な分散を実現するように分散される、請求項３に記載
の方法。 - 【請求項６】前記集積チップ設計がダイナミック・ラン
ダム・アクセス・メモリ・デバイスのためのものであ
る、請求項１に記載の方法。 - 【請求項７】前記集積チップ設計が、論理チップに埋め
込まれたダイナミック・ランダム・アクセス・メモリ・
デバイスのためのものである、請求項１に記載の方法。 - 【請求項８】半導体材料基板から、トレンチ・レベルの
ディープ・トレンチを含むデバイスを含む集積回路チッ
プを形成する方法であって、 （ａ）開発半導体材料基板内にエッチングする開発パタ
ーンを画定するステップを含み、前記画定ステップが、 （ｉ）推定最終チップ設計トレンチ・レベル半導体材料
ローディング率を画定するステップと、 （ii）デバイス・トレンチ・レベル半導体材料ローディ
ング率を累積的に有する複数のデバイス・ディープ・ト
レンチ形状を、前記パターンの一部としてレイアウトす
るステップと、 （iii）前記推定最終設計トレンチ・レベル半導体材料
ローディング率から前記デバイス・トレンチ・レベル半
導体材料ローディング率を引いた値に等しいダミー・ト
レンチ・レベル半導体材料ローディング率を累積的に有
する複数のダミー・ディープ・トレンチ形状を前記パタ
ーンの一部としてレイアウトするステップとを含み、 前記方法が、 （ｂ）前記開発半導体材料基板の表面に前記開発パター
ンを転写するステップと、 （ｃ）前記パターンをエッチングして開発トレンチ・エ
ッチング・プロトコルを画定することによって、前記基
板内にトレンチを形成するステップと、 （ｄ）すべての前記トレンチ・レベル・デバイスのトレ
ンチの完全なレイアウトに対応し、場所と形状とサイズ
とから成るグループから選択された少なくとも１つのパ
ラメータが前記開発パターンのすべての前記トレンチと
は異なる少なくとも１つのトレンチ形状を含む設計パタ
ーンを画定するステップと、 （ｅ）最終半導体材料基板の表面に前記設計パターンを
転写するステップと、 （ｆ）前記エッチング・プロトコルから少なくとも１つ
のパラメータを使用して前記パターンをエッチングする
ことによって前記最終基板内にトレンチを形成するステ
ップとを含む方法。 - 【請求項９】ステップ（ｂ）および（ｅ）の前記パター
ン転写ステップが、基板表面上のハード・マスクの形成
を含む、請求項８に記載の方法。 - 【請求項１０】前記パラメータが、エッチング時間とエ
ッチング温度とエッチャント組成とバイアス電圧とから
成るグループから選択される、請求項８に記載の方法。 - 【請求項１１】ステップ（ｃ）および（ｆ）の前記エッ
チングが、反応性イオン・エッチングを含む、請求項８
に記載の方法。 - 【請求項１２】前記パターンに対応する情報が電子的に
記憶され、ダミー形状の前記レイアウトが、前記推定最
終チップ設計トレンチ・レベル半導体材料ローディング
率に対応する電子入力値と前記デバイス・ディープ・ト
レンチ形状によって形成された前記パターンの前記一部
に対応する電子入力値とを使用して、コンピュータ・プ
ログラムによって決定される、請求項１に記載の方法。 - 【請求項１３】半導体材料基板から、（ｉ）トレンチ・
レベルでディープ・トレンチを含むデバイスと、（ii）
論理デバイス・レイアウトにおける少なくとも１つの論
理デバイスとを含む集積回路チップを形成する方法であ
って、 （ａ）半導体材料基板の前記トレンチ・レベルにエッチ
ングするパターンを画定するステップとを含み、前記画
定ステップは、 （ｉ）推定最終チップ設計トレンチ・レベル半導体材料
ローディング率を画定するステップと、 （ii）前記ディープ・トレンチ・デバイスに対応し、デ
バイス・トレンチ・レベル半導体材料ローディング率を
累積的に有する複数のディープ・トレンチ・デバイス形
状を、前記パターンの一部としてレイアウトするステッ
プと、 （iii）前記推定最終チップ設計トレンチ・レベル半導
体材料ローディング率から前記デバイス・トレンチ・レ
ベル半導体材料ローディング率を引いた値に等しいダミ
ー・トレンチ・レベル半導体材料ローディング率を累積
的に有する複数のダミー・ディープ・トレンチ形状を、
前記パターンの一部としてレイアウトするステップとを
含み、 前記方法は、 （ｂ）前記パターンを前記半導体材料基板の表面に転写
するステップと、 （ｃ）前記パターンをエッチングすることによって前記
基板内にトレンチを形成するステップと、 （ｄ）前記基板上に前記論理デバイス・レイアウト内の
前記論理デバイスを形成するステップとを含む方法。 - 【請求項１４】前記論理デバイス・レイアウトが、ダミ
ー活性領域とダミー・ゲートとシャロウ・トレンチ・ア
イソレーションから成るグループから選択された非機能
フィーチャを含む、請求項１３に記載の方法。 - 【請求項１５】前記ダミー・トレンチの少なくとも一部
が、前記論理デバイス・レイアウトの非機能フィーチャ
の直下の位置にある前記トレンチ・レベル上に配置され
る、請求項１４に記載の方法。 - 【請求項１６】前記転写ステップ（ｂ）が、前記基板の
前記表面上にハード・マスクを形成するステップを含
む、請求項１３に記載の方法。 - 【請求項１７】前記エッチング・ステップ（ｃ）が、場
所と形状とサイズから成るグループから選択された少な
くとも１つのパラメータが、ステップ（ｃ）でエッチン
グされたすべての前記トレンチとは異なる少なくとも１
つのトレンチ形状を有し、ステップ（ａ）（ii）のディ
ープ・トレンチ・デバイスのレイアウトとほぼ同じ形状
のレイアウトを有する異なるトレンチ・パターンを別の
基板内にエッチングすることによって画定されたエッチ
ング・プロトコルを使用して行われる、請求項１３に記
載の方法。
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|---|---|
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|---|---|---|---|
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| KR (1) | KR100319654B1 (ja) |
| TW (1) | TW423071B (ja) |
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