KR100319654B1 - 개발 집적 칩 디자인의 트렌치 레벨을 위한 깊은 트렌치 형상의 패턴 레이아웃 방법 - Google Patents

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Abstract

본 발명은 개발 트렌치 레이아웃(developmental trench layout)에 사용되어 마이크로 로딩(micro loading)과 2차 로딩(secondary loading)을 포함하는 로딩 효과에 대처하는 더미 트렌치(dummy trench)에 관한 것이다. 개발 단계에서 더미 트렌치를 사용함으로써 디바이스 트렌치(device trench)의 최종 디자인 로딩(final etching protocol)을 갖지 않는 레이아웃 내에 트렌치 에칭 프로토콜(etching protocol)을 설정할 수 있는데, 이 프로토콜은 리엔지니어링(reengineering)을 할 필요없이 최종 칩을 형성하는 데 직접 사용될 수 있다. 또한, 더미 트렌치는 로직과 DRAM 레이아웃의 결합을 포함하는 칩의 디자인에 사용되어, 반대 로딩 효과를 유도하고, 상이한 로직 레이아웃을 포함하는 다양한 칩을 위한 공통 DRAM 트렌치 레이아웃을 이용하게 할 수 있다.

Description

개발 집적 칩 디자인의 트렌치 레벨을 위한 깊은 트렌치 형상의 패턴 레이아웃 방법{INTEGRATED CHIP DUMMY TRENCH PATTERNS TO EASE TRENCH ETCH PROCESS DEVELOPMENT}
본 발명은 전반적으로 집적 회로 칩 디자인의 개발 단계(developmental stage) 중에 깊은 트렌치 형상을 생성하는 방법에 관한 것으로, 보다 상세하게는, 칩 디자인의 개발 단계 중에 깊은 트렌치 에칭 공정에 대해 의도된 최종 칩 실리콘 로딩 퍼센트를 달성하는 방법에 관한 것이다.
집적 회로 칩, 특히 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory : DRAM) 회로를 제공하는 집적 회로 칩을 제조함에 있어서, 깊은 트렌치 캐패시터는 선택적 반응성 이온 에칭(Reactive Ion Etching : RIE)으로 알려진 공정을 이용하여 실리콘 기판 내에 에칭된다. 깊은 트렌치의 크기와 형상은 칩 디자인에 있어 절대적이며, 깊은 트렌치(Deep Trench : DT) 마스크로도 알려진 '하드 마스크(hard mask)'를 이용하여 회로 디자인 레이아웃으로부터 칩으로 전사된다. 이 하드 마스크는 테트라 에틸 오르소실리케이트(tetra etyhl orthosilicate : TEOS)로부터 화학 기상 침착(Chemical Vapor Deposition : CVD)에 의해 침착되거나 본 기술 분야에 있어 주지된 기타 공정에 의해 생성된 실리콘 산화물 마스크일 수 있다.
하드 마스크는 에칭되기를 원하지 않는 칩의 영역을 덮어서, 하드 마스크가 없는 영역 안에서만 RIE 공정이 기판을 에칭하도록 한다. RIE 공정 중에는 하드 마스크 자체도 에칭되거나 부식된다.
칩 상의 트렌치의 밀도는 실리콘 로딩 퍼센트 또는 '로딩'으로 표현되며, 트렌치에 의해 제거된 실리콘 표면 개방 영역의 전체 퍼센트에 해당한다. 실리콘 에칭 속도는 실리콘 로딩과는 거의 무관하여, 집적 회로 에칭 공정을 다루는 기술 분야에서 통상적으로 지칭하는 유형의 '로딩 효과'는 거의 없으며, 이는 씨 모갭(C. Mogab)이 J. Electochem. Soc.(1977 년 판) 124 권 1263 쪽에서 전반적으로 설명하고 있다. 그러나, 깊은 트렌치 에칭 공정의 다른 효과, 즉 케이 뮬러(K. Muller)가 Microelectronic Engineering(1995 년 판) 27 권 457 쪽에 'Selectivity and Silicon Load in Deep Trench Etching'이라는 제명으로 게재한 논문에서 상세히 설명한 '2차 로딩 효과'는 로드에 매우 민감하다.
이러한 2차 로딩 효과는 마스크 부식 속도에 대한 실리콘 에칭 속도의 퍼센트로 정의된 선택도(selectivity)에 영향을 미친다. 에칭 공정 중에 에칭 화학제에 의해 생성된 산소가 실리콘을 함유한 에칭 생성물과 결합하여 웨이퍼 표면 상에 침착되는 보호 실리콘 산화물 코팅, 즉 패시베이션 막(passivation film)을 형성한다. 이 패시베이션 막은 트렌치의 측벽과 하드 마스크 상에 침착된다. 하드 마스크 상에 막을 침착하면 마스크 부식이 감소한다. 따라서, 실리콘 로드가 적어지면 패시베이션 막을 형성하는 데 이용가능한 실리콘 함유 에칭 생성물이 적어지므로,마스크 부식 속도가 일반적으로 빨라진다.
로드 의존 에칭 효과와 2차 에칭 효과는 실리콘 로딩이 높은 영역 내에서 국부화되어 소위 '마이크로 로딩 효과'와 '2차 마이크로 로딩 효과'를 발생시킬 수도 있다. 예를 들어, 특정 위치에 대한 마스크 부식 속도는 그 주변의 국부적인 실리콘 로드에 의존한다. 따라서, 노출된 다른 칩 필드에 의해 둘러싸인 웨이퍼의 중심에 있는 칩 필드는 그 웨이퍼의 가장자리에 있는 것보다 작은 마스크 부식 속도를 나타내는데, 이는 웨이퍼의 가장자리에서는 그 외부로 더 이상 노출된 다른 칩 필드가 없기 때문이다. 이러한 상태를 2차 마이크로 로딩 효과라 지칭한다.
전술하였듯이, 에칭 화학제와 에칭 생성물이 결합되어 형성된 패시베이션 막은 웨이퍼의 표면 뿐 아니라 트렌치 측벽에도 침착된다. 측벽 침착은 트렌치 테이퍼 각(trench taper angle)을 결정하는데, 이 각은 에칭 시간을 통해 두께가 증가하는 측벽 패시베이션 막의 침착에 의해 형성된다. 트렌치 테이퍼 각은 캐패시터 표면적에 큰 영향을 미치며, 캐패시턴스는 트렌치의 바닥에 있는 노출된 표면에 의해 부분적으로 결정된다. 따라서, 웨이퍼 표면에서 특정 폭을 갖고 또한 특정 깊이를 갖는 트렌치에 대해, 가파른 테이퍼 각은 완만한 테이퍼 각에 비해 트렌치 바닥에서 보다 넓은 표면적, 결국 보다 큰 캐패시턴스를 제공한다.
한편, 테이퍼된 측벽은 무공극의 이음새 없는 트렌치 충진을 성공적으로 달성하는 데 유리하다. 따라서, 트렌치 테이퍼 각은 적절한 캐패시턴스 표면적을 보장하되 무공극의 이음새 없는 폴리실리콘 충진을 가능하게 하도록 1。보다 작은 각도(a fraction of a degree)로 제어되어야 한다. 테이퍼 각은 에칭 시간을 통해두께가 증가하는 측벽 패시베이션 막의 침착에 의해 형성되므로, 테이퍼 각을 제어하는 것은 2차 로딩 효과에 달려있다.
전술한 2차 로딩 효과 및 2차 마이크로 로딩 효과를 인지하고 일관된 테이퍼 각을 제공하는 것이 중요함을 인식하였다면, 에칭 공정 중에 하드 마스크(전형적으로 실리콘 산화물) 순도를 유지하고 적절한 치수를 갖는 트렌치를 일관되게 생성하기 위해서는 에칭 화학제를 정밀하게 제어할 필요가 있음을 알 수 있다.
전형적으로, 새로운 DRAM 칩의 초기 개발 단계 중에는, 평가를 위해 칩의 격리된 부분이 디자인되고 제조된다. 예컨대, 연속적인 디자인 단계는 3.2 %의 실리콘 로드를 갖는 제 1 단계로부터 6.2 %의 실리콘 로드를 갖는 제 2 단계, 12.5 %의 실리콘 로드를 갖는 최종 디자인에 비견되는 11.4 %의 실리콘 로드를 갖는 제 3 단계로 진행한다. 2차 로딩 효과로 인해, RIE 공정의 에칭 화학제는 각각의 연속적인 디자인 단계에서 재디자인(redesign)되어 과도한 마스크 부식 없이도 적절한 트렌치 형성을 보장할 필요성이 있다. 따라서, 로딩 인자(loading factor)가 변하면, 특정 디자인 단계에만 이용가능하며 다시는 사용되지 않을 RIE 화학제를 개발하기 위해 긴 시간을 소비해야 하는 결과를 초래한다.
또한, 초기 테스트 칩 상에는, 몇몇 리소그래픽적 '기본 규칙(ground rule)'이 종종 존재한다. 이들 기본 규칙은 허용가능한 최소 크기 레지스트 이미지를 지정한다. 최소 기본 규칙에 적합한 트렌치는 에칭 공정 중에 일정하게 개방되지 않으므로, 로딩 인자가 로트(lot)마다 또는 웨이퍼마다 200 % 가량 변할 수 있어, 트렌치 에칭 프로파일에 큰 변화를 가져온다.
또한, DRAM 디자인 블럭을 로직 칩 상에 적재하여 '내장된 DRAM'을 생성하는 신흥 기법이 출현하고 있다. 결과 칩의 주된 부분이 로직이므로, 깊은 트렌치 없이는 이들 칩 상의 로딩 인자는 DRAM 디자인이 도출된 칩과는 상당히 달라서, 이들 칩에 대한 에칭 화학제의 재개발을 필요하게 만든다.
최종적으로, 아직 근본적으로 이해되지 않은 현상인 '블랙 실리콘(black silicon)'은 에칭될 특정 피쳐(feature)의 면적이 일반적으로 10 ㎛ × 10 ㎛를 초과할 정도로 넓은 경우 형성될 수 있다. 블랙 실리콘의 특징은 전기적 신뢰도에 해로운 영향을 미치는 풀과 같은(grass­like) 실리콘 스파이크가 농밀하게 침착된 것이다. 일반적으로, 이들 스파이크는 에칭 공정이 작은 영역 내에서 멈추고 이 영역에서 보호 실리콘 산화층이 성장하는 한편, 그 주변 영역에서는 에칭 공정이 계속되는 구역에서 형성된다.
본 발명의 목적은 후속 개발 단계와 최종 칩 제조 시 트렌치 에칭에 재사용될 수 있는 트렌치 에칭 프로토콜(하나 이상의 에칭 공정 조건)을 칩 개발 중에 결정하는 방법을 제공함으로써, 칩 개발의 매 단계마다 에칭 화학제를 재디자인할 필요성을 감소시키거나 제거하는 것이다. 본 발명의 다른 목적은 더미 트렌치 형상을 포함하는 트렌치 레이아웃 패턴을 제공하는 것인데, 이 더미 트렌치 형상은 블랙 실리콘의 형성을 방지하기에는 충분히 작고 일관되게 개방되기에는 충분히 크며 칩 전체에 고루 분포되어 트렌치 에칭 중에 국부화된 2차 로딩 효과를 방지한다.
본 발명의 일 실시예에 따르면, 최종 집적 칩 디자인이 아닌 개발 집적 칩 디자인을 위한 깊은 트렌치 형상의 패턴을 레이아웃하는 방법이 제공된다. 본 방법은 추정된 최종 칩 디자인 반도체 재료 로딩 퍼센트를 규정하는 단계와, 디바이스 반도체 재료 로딩 퍼센트를 누적적으로 갖는 다수의 디바이스 깊은 트렌치 형상을 레이아웃하는 단계와, 더미 반도체 재료 로딩 퍼센트를 누적적으로 갖는 다수의 더미 깊은 트렌치 형상을 레이아웃하되 이 더미 반도체 재료 로딩 퍼센트는 추정된 최종 디자인 반도체 재료 로딩 퍼센트에서 디바이스 반도체 재료 로딩 퍼센트를 뺀 값인 단계를 포함한다.
또한, 본 발명은 트렌치 기반 디바이스가 칩 상에 구현되는 칩 디자인을 수정하되 디바이스의 레이아웃은 깊은 트렌치의 형상과 관련되지 않은 디바이스(이를테면, 로직 기능)에 의해 점유된 실질적인 면적을 포함하는 단계를 포함한다. 이들 방법에서, 더미 트렌치는 보다 일관된 트렌치 에칭 반도체 재료 로딩을 달성하고 최종 디자인에서 트렌치 에칭 중의 마이크로 로딩 효과를 최소화하기 위해 최종 칩 디자인의 트렌치 레이아웃 내에 전략적으로 위치한다.
더미 트렌치 형상의 크기는 '블랙 실리콘'의 형성을 방지하기에는 충분히 작고 일정하게 개방되기에는 충분히 클 것이다. 또한, 더미 트렌치 형상은 마이크로 로딩 효과를 방지하기 위해 고르게 분포한다.
나아가, 본 발명은 본 발명의 레이아웃 방법을 사용하여 트렌치 에칭 프로토콜을 결정하는 방법을 포함한다. 또한, 본 발명은 디자인의 일부분이 트렌치 피쳐를 포함하는 최종 칩 디자인 내에 트렌치를 형성하는 방법을 포함하는데, 이 방법은 에칭 프로토콜을 사용하여 트렌치를 에칭하며, 이 프로토콜은 본 발명의 레이아웃 기법을 이용하여 트렌치 개발(형성) 중에 결정된다. 바람직하게, 본 발명에 따라 결정된 에칭 프로토콜은 에칭 시간, 에칭 온도, 에칭제(etchant) 혼합물, 바이어스 전압으로 이루어진 그룹으로부터 선택된 하나 이상의 파라미터를 포함한다. 바람직한 반도체 재료는 실리콘이다.
전술한 전반적인 설명과 후술할 상세한 설명은 예시적인 것이며, 본 발명을 제한하는 것이 아님을 이해해야 한다.
도 1은 칩의 사용 영역 내에 디자인 트렌치를 구비하는 집적 회로 칩의 일부분을 도시하는 도면.
도 2는 칩의 비사용 영역 내에 추가로 더미 트렌치를 구비하는 도 1의 집적 회로 칩과 동일한 일부분을 도시하는 도면.
도 3은 깊은 트렌치 에칭 공정 중인 실리콘 기판의 단면도를 도시하는 도면.
도 4는 본 발명의 일 실시예를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
14, 14' : 집적 회로 칩 16, 16' : 사용 영역
18, 18' : 비사용 영역 20, 26 : 깊은 트렌치
20' : DRAM 깊은 트렌치 22 : 더미 트렌치
22' : 더미 깊은 트렌치 23: 하드 마스크
24 : 갭 28 : 보호 실리콘 이산화물 침착물
30 : 기능적 액티브 영역 형상 30' : 더미 액티브 영역 형상
32 : 기능적 게이트 도전체 형상 32' : 더미 게이트 도전체 형상
34 : 격리 영역
본 발명은 첨부하는 도면을 참조한 다음의 상세한 설명으로부터 가장 잘 이해된다. 관행에 따라 도면의 여러 형상들을 실제 크기대로 도시하지 않았으며, 오히려 여러 형상의 치수를 명료성을 위해 임의로 확대 또는 축소시켰다.
도면을 참조하여 본 발명을 설명할 것인데, 이들 도면에서는 동일한 구성 요소에 동일한 부호를 사용한다. 이들 도면은 제한적이라기 보다는 설명적인 것으로 본 발명의 설명을 용이하게 하기 위한 것이다.
디바이스의 레이아웃에 관한 아래 설명은 일반적으로 전자적인 형태(electronic form)로 바람직하게 구현되는 방법 및 정보를 지칭한다. 따라서, 아래 설명될 레이아웃과 실리콘 형상에 관한 정보와 계산은 아래 설명될 레이아웃 방법에 따라 계산을 수행하는 프로그램된 전자 계산 디바이스에서 바람직하게 구현된다.
도 1은 사용 영역(16)과 비사용 영역(18)을 구비하며, 디자인 트렌치(20)를 사용 영역 내에 구비하는 집적 회로 칩(14)의 대표적인 일부분을 도시한다. 계란형의 단면을 갖는 디바이스 트렌치의 크기는 전형적으로 0.3 ㎛ × 0.5 ㎛이다. 사용 영역이 칩 영역의 25 %이고 디자인 트렌치 영역이 사용 영역의 12.5 %라고 가정하면, 전체 칩 실리콘 로딩은 3.125 %가 된다. 칩에 대해 12.5 %인 의도된 최종 디자인 로딩과 비교할 때, 도 1의 로딩은 최종 디자인의 칩과는 상이한 에칭 화학제를 필요로 하는 것으로 보인다. 또한, 도 1의 로딩은 깊은 트렌치 에칭 공정 중에 사용 영역(16) 내에 마이크로 로딩과 2차 마이크로 로딩을 유발할 것이다.
도 2는 도 1과 동일한 칩이지만, 이번에는 더미 트렌치(22)가 비사용 영역(18) 전체에 고르게 분포되어 있다. 비사용 영역이 전체 칩 면적의 75 %이고 더미 트렌치가 비사용 영역의 12.5 %라고 가정하면, 이제 전체 칩 로딩은 3.125 % + 9.375 % = 12.5 %로서, 의도된 최종 디자인 로딩과 동일하게 된다.
동일한 12.5 %의 (즉, 트렌치 에칭 단계에서 최종 디자인 로딩과 동일한) 로딩 목표는 하나의 큰 트렌치(도시하지 않음)로도 달성될 수 있지만, 10 ㎛ × 10 ㎛를 초과하는 치수를 갖는 트렌치는 블랙 실리콘의 형성을 유발한다고 알려져 있다. 현재의 기술 수준으로는 블랙 실리콘이 형성되는 최소 트렌치 치수를 정확히 규정할 수 없지만, 10 ㎛ × 10 ㎛ 미만의 크기는 일반적으로 안전하다고 알려져 있다. 따라서, 바람직한 실시예에서, 더미 트렌치는 10 ㎛ × 10 ㎛보다 작게 디자인된다. 그러나, 이 현상을 보다 잘 이해하게 되면, 이 최대 안전 치수는 더 커질 수 있다. 블랙 실리콘의 형성을 유발하지 않는 임의의 크기의 더미 트렌치를사용하는 것은 본 발명의 범위 내이다.
또한, 12.5 %의 로딩 목표는 기본 규칙 크기의 보다 많은 수의 작은 트렌치(도시하지 않음)로도 달성될 수 있으나, 이 또한 바람직한 실시예는 아니다. 기본 규칙은, 시스템의 리소그래픽적 능력이 제한하는 대로, 특정 마스킹 시스템과 함께 레이아웃될 수 있는 트렌치의 최소 치수이다. 예를 들어, 특정 실시예는 0.25 ㎛의 기본 규칙을 가질 수 있다. 기본 규칙 크기에서의 트렌치는 일관되게 개방되지 않을 수 있어서, 에칭 결과의 반복가능성에 있어 일관되지 못한 결과를 초래할 수 있다. 적어도 기본 규칙 크기의 약 1.2 배(보다 바람직하게는 1.2 내지 1.4 배)인 트렌치는 일정하게 개방되고, 따라서 실행(run) 시마다 총 실리콘 로드를 안정화한다는 것이 밝혀졌다. 따라서, 0.25 ㎛의 기본 규칙을 갖는 특정 실시예에서, 최소 더미 트렌치는 0.3 ㎛ × 0.5 ㎛ 크기인 것이 바람직한데, 이는 기본 규칙의 1.2 배이다.
또한, 12.5 %인 로딩 목표는 칩의 한 영역 내에 있는 많은 더미 트렌치와 칩의 다른 영역 내에 있는 보다 적은 더미 트렌치를 그룹화함으로써 달성될 수 있다. 그러나, 바람직한 일 실시예에서, 더미 트렌치는 더미 트렌치와 디바이스 트렌치의 전체 레이아웃이 고르게 분포하도록 전체 칩 필드에 고르게 분포되어 있다. 이로 인해 마이크로 로딩 효과는 물론, 보다 실질적인 2차 마이크로 로딩 효과도 감소시킨다.
도 3은 깊은 트렌치 에칭 공정 중의 칩의 단면도를 도시한다. 이 칩은 하드 마스크(23)가 씌워진 기판(21)으로 이루어져 있다. 하드 마스크 내의 갭(24)은 트렌치를 필요로 하는 영역에 해당한다. RIE 공정을 적용할 때, 에칭 화학제는 실리콘을 에칭하여, 하드 마스크(23) 내의 갭(24)에 깊은 트렌치(26)를 형성한다. 또한, 에칭 화학제 중의 산소는 기판과 하드 마스크로부터 에칭된 실리콘과 반응하여 트렌치 벽 상에 보호 실리콘 이산화물 침착물(28)을 형성한다. 이 침착물은 트렌치 측벽과 α의 테이퍼 각(taper angle)을 자연스레 형성한다. 이 테이퍼 각은 적절한 캐패시턴스 표면 영역을 보장하면서 무공극의 이음새 없는 폴리실리콘 충진을 보장하도록 1。보다 작은 각도로 제어되어야 한다. 실리콘 이산화물 침착물의 양이 실리콘 로드에 의해 좌우되므로, 칩 개발 시 더미 트렌치와 디바이스 트렌치로부터의 실리콘 로드는 최종 생산물의 실리콘 로드와 가능한 한 가깝도록 하여, 개발 마스크로부터 최종 생산물 마스크로의 천이 중에 트렌치 테이퍼 각의 변경을 방지하는 것이 바람직하다.
따라서, 개발 집적 칩 디자인(developmental integrated chip design)을 위한 깊은 트렌치 형상을 레이아웃하는 본 발명의 방법은 먼저 최종 칩 디자인 실리콘 로딩 퍼센트를 추정함으로써 수행된다. 다음에는, 개발 중인 칩의 일부분을 이루는 다수의 디바이스 트렌치 형상이 레이아웃된다. 이들 트렌치는 디바이스 실리콘 로딩 퍼센트를 누적적으로 갖고 있다. 그런 다음, 디바이스 실리콘 로딩 퍼센트를 추정된 최종 칩 디자인 로딩 퍼센트로부터 감산하여 더미 실리콘 로딩 퍼센트를 계산하고, 계산된 누적 실리콘 로딩 퍼센트를 이용하여 다수의 더미 트렌치 형상을 레이아웃한다. 더미 트렌치 형상은 블랙 실리콘의 형성을 방지하기에는 충분히 작되, 적어도 기본 규칙 크기의 약 1.2 배인 것이 바람직하며, 바람직하게 디바이스 트렌치와 더미 트렌치가 칩 전체에 실질적으로 고르게 분포되도록 배치된다.
독립형 DRAM (또는 기타 트렌치 기반) 디바이스에 적합한 방법 이외에도, 본 발명은 ASIC(applied specific integrated circuit) 애플리케이션에 따라 DRAM 디바이스를 로직 칩 내에 구현하는 데 사용될 수 있는 방법도 포함한다. '내장 DRAM'을 구비하는 ASIC 애플리케이션은 DRAM 기능이 특정 로직 칩 상의 특정 애플리케이션에 응용될 수 있도록 깊은 트렌치 DRAM 디자인을 로직 칩 상에 구현하는 신흥 기법이다.
DRAM을 로직과 동일한 칩 상에 삽입함에 의해, ASIC 기법은 회로의 메모리와 로직 기능 사이의 통신 대역폭을 증가시킴으로써 칩의 속도를 증가시킨다. 로직 기능은 최종 사용에 따라 전형적으로 변하는 ASIC 디자인 특징이므로, 일반적인 DRAM 디자인이 임의의 수의 특정 ASIC 로직 디자인과 함께 사용되어 특정 애플리케이션을 위해 디자인된 개별화된 ASIC 칩을 생성할 수 있다. 본 발명은 일반적인 DRAM 디자인과 결합하여 상이한 로직 디자인을 갖는 칩의 형성을 가능하게 하는데, 동일한 트렌치 에칭 프로토콜이 최종 로직 디자인과는 무관하게 각 칩 내의 트렌치 형성을 위해 개발되고 사용될 수 있다. 따라서, 본 발명은 원하는 DRAM 크기와 ASIC 칩의 전체 크기가 동일하게 유지된다고 가정할 때, 각각의 새로운 ASIC 칩마다 상이한 에칭 화학제를 개발할 필요성을 제거한다. 또한, 본 발명은 전체 칩의 작인 일부분 내의 DRAM의 격리와 연관된 마이크로 로딩 문제점을 방지하는 데 사용될 수 있다.
본 발명의 이러한 실시예가 도 4에 도시되어 있다. 도 4는 삽입된 DRAM 회로를 구비하는 로직 칩인 집적 회로 칩(14')을 도시하고 있다. DRAM 깊은 트렌치(20')는 DRAM을 위해 '사용된' 사용 영역(16') 내에 위치한다. 비사용 영역(18')은 DRAM을 위해 사용되지 않는다. 비사용 영역(18') 내에는, 도시한 바와 같이 기능적 액티브 영역 형상(functional active area shape)(30)과 기능적 게이트 도전체 형상(functional gate conductor shape)(32)을 포함하는 구성요소를 일반적으로 포함하는 로직 회로가 존재한다. 격리 영역(34)은 전형적으로 기능적 로직 회로 형상 사이에 위치한다. 이들 격리 영역은 액티브 기판 층 내의 액티브 영역 사이에 얕은 트렌치 격리부(Shallow Trench Isolation : STI)를 포함할 수 있고, 게이트 층 내의 게이트 도전체 사이에 갭을 포함할 수 있다. 액티브 층과 게이트 층에 대한 평탄화 단계 중의 디슁(dishing)을 방지하기 위해, 더미 액티브 영역 형상(30')과 더미 게이트 도전체 형상(32')과 같은 더미 로직 형상이 기능적 형상(30, 32) 사이의 격리 영역 내에 위치할 수 있다.
본 발명의 방법에 따르면, 더미 트렌치는 로직 디자인 내의 깊은 트렌치 레벨에 위치한다. 바람직하게, 더미 트렌치는 트렌치 에칭 시 총 실리콘 로딩을 표준 목표 로딩으로 만들고, 트렌치 에칭 시 총 실리콘 로딩을 칩 표면 전체에 분포시킴으로써 실리콘 로딩 및 마이크로 로딩 효과를 최소화한다. 더미 트렌치가 로직 회로를 방해하지 않도록, 더미 트렌치는 로직 회로의 격리 영역 및/또는 더미 로직 영역과 함께 정렬된다. 도 4를 참조하면, 더미 깊은 트렌치(22')는 기능적 로직 디바이스 사이의 격리 영역(34) 내의 더미 로직 형상 아래 위치한다. 흔히 기능적 형상 사이에 넓은 격리 영역이 있으므로, 이러한 배치는 전술한 방식으로더미 트렌치를 분포시켜 마이크로 로딩 및 2차 마이크로 로딩 효과를 방지하기에 통상적으로 충분한 공간을 제공한다. 또한, 이들 더미 트렌치(22')의 크기는 일정하게 개방되도록 하면서도 블랙 실리콘 형성을 방지하도록 충분히 작게끔 적어도 기본 규칙 크기의 약 1.2 배(보다 바람직하게는 약 1.2 내지 1.4 배)인 것이 바람직하다.
트렌치 에칭 레벨에서 실리콘 로딩을 표준화함으로써, 본 발명의 방법은 단일 DRAM 디자인이 다수의 상이한 ASIC 칩에 사용되도록 한다. 또한, 본 발명은 통상적인 DRAM에서 달성되는 것과 같이, ASIC 칩 내의 트렌치 에칭 프로토콜 개발과 연관된 전술한 장점을 제공한다.
이어서, 본 발명의 방법에 따라 결정된 개발 레이아웃(또는 ASIC 트렌치 레이아웃)이 트렌치 에칭 프로토콜을 결정하는 데 사용될 수 있다. 이 공정은 전반적으로 포토리소그래피를 이용한 개발 레이아웃에 기반하여 개발 하드 마스크를 형성하는 것을 포함한다. 그런 다음, 개발 레이아웃 내에 트렌치를 적절히 에칭하기 위한 에칭 프로토콜은 주지의 공정(예를 들어 시행착오, 시각적 검사 등)을 이용하여 결정된다. 본 발명에 따르면, 개발 에칭 프로토콜은 최종 디자인의 트렌치 레벨 구성요소가 개발 칩에는 존재하지 않더라도 최종 칩 디자인의 트렌치 에칭 프로토콜로서 유리하게 사용될 수 있다. 트렌치 에칭 프로토콜의 예는 미국 특허 제 5,118,383 호와 제 5,354,421 호에 개시되어 있는데, 이들은 본 명세서에서 참조로서 인용된다. 또한, 디자인 레이아웃에 기초한 하드 마스크의 형성은 본 기술 분야에서 알려진 기법을 이용하여 수행될 수 있다. 예를 들어, 바디 엘 캐레(BadihEl-Kareh)가 Kluwer Academic Publishers(1995 년 판)에서 'Fundamentals of Semiconductor Processing Technologies'라는 제명으로 게재한 논문에 개시되어 있는데, 이는 본 명세서에서 참조로서 인용된다.
본 발명을 몇몇 특정 실시예를 참조하여 설명하였지만, 이들 세부 사항에 본 발명을 제한하려는 것은 아니다. 그들 세부 사항은 본 발명의 사상을 벗어나지 않는 범위 내에서 또한 특허청구범위의 범주 내에서 다양하게 변형될 수 있다.
본 발명에 의하면, 후속 개발 단계와 최종 칩 제조에서 트렌치 에칭에 재사용될 수 있는 트렌치 에칭 프로토콜(하나 이상의 에칭 공정 조건)을 칩 개발 중에 결정하는 방법을 제공함으로써, 칩 개발의 매 단계마다 에칭 화학제를 재디자인해야 할 필요성을 감소시키거나 제거된다. 또한, 블랙 실리콘의 형성을 방지하기에는 충분히 작고 일정하게 개방되기에는 충분히 크며, 칩 상에 고르게 분포되어 트렌치 에칭 중에 국부화된 2차 로딩 효과를 방지하는 더미 트렌치 형상을 포함하는 트렌치 레이아웃 패턴이 제공된다.

Claims (17)

  1. 개발 집적 칩 디자인(a developmental integrated chip design)의 트렌치 레벨(a trench level)을 위한 깊은 트렌치 형상(deep trench shapes)의 패턴을 레이아웃하는 방법에 있어서,
    추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트(an estimated final chip design trench level semiconductor material loading percentage)를 규정하는 단계와,
    상기 패턴의 일부로서, 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 누적적으로(cumulatively) 갖는 다수의 디바이스 깊은 트렌치 형상(device deep trench shape)을 레이아웃하는 단계와,
    상기 패턴의 일부로서, 더미 트렌치 레벨 반도체 재료 로딩 퍼센트를 누적적으로 갖는 다수의 더미 깊은 트렌치 형상(dummy deep trench shape)을 레이아웃하는 단계 ― 상기 더미 트렌치 레벨 반도체 재료 로딩 퍼센트는 추정된 최종 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트에서 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 뺀 값임 ―
    를 포함하는 깊은 트렌치 형상의 패턴 레이아웃 방법.
  2. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘이고, 상기 더미 트렌치 형상은 후속하는 임의의 에칭 중에 블랙 실리콘(black silicon)이 형성되는 것을 방지하는 치수를 갖는 깊은 트렌치 형상의 패턴 레이아웃 방법.
  3. 제 2 항에 있어서,
    상기 더미 깊은 트렌치 형상의 적어도 한 치수가 상기 트렌치 레벨에 대한 최소 피쳐 크기 제한(a minimum feature size limit)보다 적어도 약 1.2 배 더 큰 깊은 트렌치 형상의 패턴 레이아웃 방법.
  4. 제 3 항에 있어서,
    상기 더미 깊은 트렌치 형상의 적어도 한 치수가 상기 트렌치 레벨에 대한 최소 피쳐 크기 제한보다 적어도 약 1.2 내지 1.4 배 더 큰, 깊은 트렌치 형상의 패턴 레이아웃 방법.
  5. 제 3 항에 있어서,
    상기 더미 트렌치는 트렌치 레벨 반도체 재료 로딩이 칩 상에 실질적으로 고르게 분포하도록 배치되는 깊은 트렌치 형상의 패턴 레이아웃 방법.
  6. 제 1 항에 있어서,
    상기 집적 칩 디자인이 다이나믹 랜덤 액세스 메모리 디바이스를 위한 것인 깊은 트렌치 형상의 패턴 레이아웃 방법.
  7. 제 1 항에 있어서,
    상기 집적 칩 디자인이 로직 칩 상에 내장된 다이나믹 랜덤 액세스 메모리 디바이스를 위한 것인 깊은 트렌치 형상의 패턴 레이아웃 방법.
  8. 반도체 재료 기판으로부터 집적 회로 칩을 형성하는 방법에 있어서, ― 집적 회로 칩은 깊은 트렌치를 포함하는 디바이스를 트렌치 레벨에서 포함함 ―
    ① 개발 반도체 재료 기판(a developmental semiconductor material substrate)으로 에칭될 개발 패턴(a development pattern)을 규정하되,
    ㉮ 추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트를 규정하는 단계와,
    ㉯ 상기 패턴의 일부로서, 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 누적적으로 갖는 다수의 디바이스 깊은 트렌치 형상을 레이아웃하는 단계와,
    ㉰ 상기 패턴의 다른 일부로서, 더미 트렌치 레벨 반도체 재료 로딩 퍼센트를 누적적으로 갖는 다수의 더미 깊은 트렌치 형상을 레이아웃하는 단계 ― 이 더미 트렌치 레벨 반도체 재료 로딩 퍼센트는 추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트에서 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 뺀 값임 ―
    를 포함하는 상기 규정 단계와,
    ② 상기 개발 패턴을 상기 개발 반도체 재료 기판 표면으로 전사(transfer)하는 단계와,
    ③ 개발 트렌치 에칭 프로토콜을 규정하기 위하여 상기 패턴을 에칭함으로써 상기 기판 내에 트렌치를 형성하는 단계와,
    ④ 상기 모든 트렌치 레벨 디바이스의 트렌치의 완전한 레이아웃에 대응하고, 또한 위치, 형상, 크기로 이루어진 그룹으로부터 선택된 적어도 하나의 파라미터 면에서 상기 개발 패턴 내의 모든 트렌치와는 상이한 적어도 하나의 트렌치 형상을 포함하는 디자인 패턴을 규정하는 단계와,
    ⑤ 상기 디자인 패턴을 최종 반도체 재료 기판의 표면으로 전사하는 단계와,
    ⑥ 상기 에칭 프로토콜로부터 적어도 하나의 파라미터를 이용하여 상기 패턴을 에칭함으로써 상기 최종 기판 내에 트렌치를 형성하는 단계
    를 포함하는 집적 회로 칩 형성 방법.
  9. 제 8 항에 있어서,
    상기 단계 ②와 단계 ⑤의 패턴 전사가 기판 표면 상에 하드 마스크를 형성하는 단계를 각각 포함하는 집적 회로 칩 형성 방법.
  10. 제 8 항에 있어서,
    상기 파라미터가 에칭 시간, 에칭 온도, 에칭제 혼합물, 바이어스 전압으로 이루어진 그룹으로부터 선택되는 집적 회로 칩 형성 방법.
  11. 제 8 항에 있어서,
    상기 단계 ③과 단계 ⑥의 에칭이 반응성 이온 에칭을 포함하는 집적 회로 칩 형성 방법.
  12. 제 1 항에 있어서,
    상기 패턴에 해당하는 정보가 전자적으로 저장되고, 상기 더미 형상의 레이아웃 형상이 상기 추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트에 대응하는 전자 입력과 상기 디바이스 깊은 트렌치 형상에 의해 형성된 상기 패턴의일부에 대응하는 전자 입력을 이용한 컴퓨터 프로그램에 의해 결정되는 집적 회로 칩 형성 방법.
  13. 반도체 재료 기판으로부터 집적 회로 칩을 형성하는 방법에 있어서, ― 이 집적 회로 칩은 깊은 트렌치를 포함하는 디바이스를 트렌치 레벨에 포함하고 적어도 하나의 로직 디바이스를 로직 디바이스 레이아웃 내에 포함함 ―
    ① 반도체 재료 기판의 상기 트렌치 레벨로 에칭될 패턴을 규정하는 단계로서,
    ㉮ 추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트를 규정하는 단계와,
    ㉯ 상기 패턴의 일부로서, 상기 깊은 트렌치 디바이스에 대응하는 다수의 깊은 트렌치 디바이스 형상 ― 이들 깊은 트렌치 디바이스 형상은 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 누적적으로 갖음 ― 을 레이아웃하는 단계와,
    ㉰ 상기 패턴의 다른 일부로서, 더미 트렌치 레벨 반도체 재료 로딩 퍼센트 ― 이 더미 트렌치 레벨 반도체 재료 로딩 퍼센트는 상기 추정된 최종 칩 디자인 트렌치 레벨 반도체 재료 로딩 퍼센트에서 상기 디바이스 트렌치 레벨 반도체 재료 로딩 퍼센트를 뺀 값임 ― 를 누적적으로 갖는 다수의 더미 깊은 트렌치 형상을 레이아웃하는 단계
    를 포함하는 상기 규정 단계와,
    ② 상기 패턴을 상기 반도체 재료 기판 표면으로 전사하는 단계와,
    ③ 상기 패턴을 에칭함으로써 상기 기판 내에 트렌치를 형성하는 단계와,
    ④ 상기 로직 디바이스 레이아웃 내의 상기 로직 디바이스를 상기 기판 상에 형성하는 단계
    를 포함하는 집적 회로 칩 형성 방법.
  14. 제 13 항에 있어서,
    상기 로직 디바이스 레이아웃이 더미 액티브 영역(dummy active areas), 더미 게이트(dummy gates), 얕은 트렌치 격리부(shallow trench isolation)로 이루어진 그룹으로부터 선택된 비기능적 피쳐(non-functional features)를 포함하는 집적 회로 칩 형성 방법.
  15. 제 14 항에 있어서,
    상기 더미 트렌치의 적어도 한 부분이 상기 로직 디바이스 레이아웃의 비기능적 피쳐 바로 아래에 위치하는 상기 트렌치 레벨 상에 위치하는 집적 회로 칩 형성 방법.
  16. 제 13 항에 있어서,
    상기 단계 ②의 전사가 상기 기판의 상기 표면 상에 하드 마스크를 형성하는 단계를 포함하는 집적 회로 칩 형성 방법.
  17. 제 13 항에 있어서,
    상기 단계 ③의 에칭은 다른 기판 내에 상이한 트렌치 패턴을 에칭함으로써 규정되는 에칭 프로토콜을 이용하여 수행되며, 상기 상이한 트렌치 패턴은 위치, 형상, 크기로 이루어진 그룹으로부터 선택된 적어도 하나의 파라미터 면에서 상기 단계 ③에서 에칭된 모든 트렌치와는 상이한 적어도 하나의 트렌치 형상을 갖고, 상기 상이한 트렌치 패턴은 상기 단계 ①의 ㉯의 깊은 트렌치 디바이스 형상의 레이아웃과 실질적으로 동일한 형상의 레이아웃을 갖는 집적 회로 칩 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246572A (ja) * 2001-02-16 2002-08-30 Toshiba Corp 半導体装置
DE10245159B4 (de) 2002-09-27 2006-10-12 Infineon Technologies Ag Photomaske, insbesondere alternierende Phasenmaske, mit Kompensationsstruktur
EP3477692A4 (en) * 2016-06-22 2020-02-19 Murata Manufacturing Co., Ltd. CAPACITOR
US10395936B2 (en) 2017-04-24 2019-08-27 International Business Machines Corporation Wafer element with an adjusted print resolution assist feature
JP2022029546A (ja) 2020-08-05 2022-02-18 キオクシア株式会社 半導体記憶装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223617A (ja) * 1988-07-13 1990-01-25 Mitsubishi Electric Corp 半導体基板ウェハの溝形成方法
JP3027864B2 (ja) * 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
DE19703611A1 (de) * 1997-01-31 1998-08-06 Siemens Ag Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen

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