KR100429569B1 - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터 형성을 위한 콘택홀 형성시 포토리소그라피 공정마진을 충분히 확보하여 하부전극 사이의 브리지 발생을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다. 본 발명의 일 측면에 따르면, 일정 간격으로 배치된 다수의 스토리지노드 콘택이 형성된 반도체 기판 상에 희생산화막을 형성하는 단계; 상기 희생산화막을 선택 식각하여 상기 스토리지노드 콘택을 교번적으로 노출/차폐시키는 체스판 형상의 희생산화막 패턴을 형성하는 단계; 상기 희생산화막 패턴 측벽에 절연막을 형성하는 단계; 상기 희생산화막 패턴을 제거하여 캐패시터 형성영역을 디파인하는 단계; 상기 캐패시터 형성영역이 디파인된 전체 구조 표면을 따라 하부전극용 도전막을 형성하는 단계; 및 상기 절연막 상부의 상기 하부전극용 도전막을 제거하여 단위 캐패시터별로 분리된 하부전극을 형성하는 단계를 포함하는 것을 반도체 메모리 소자의 캐패시터 제조방법이 제공된다.
Description
본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터용 콘택홀 형성시 충분한 공정마진을 확보할 수 있는 반도체 메모리 소자의 캐피시터 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 실린더형(cylinder type)으로 형성하고 있다.
도 1 및 도 2a 내지 도 2c는 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 평면도 및 단면도로서, 도 2a는 도 1의 C-C' 선에 따른 단면도이다.
도 1 및 도 2a를 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(11) 상에 도전막을 증착하고 전면식각하여 플러그(12)를 형성한다. 여기서, 플러그(12)의 스토리지노드 콘택으로서 작용한다. 그 후, 기판 전면 상에 캐패시터 형성을 위한 산화막(13)을 형성하고, 산화막(13) 상부에 포토리소그라피 공정으로 포토레지스트 패턴(미도시)을 형성한다. 그 다음, 이 포토레지스트 패턴을 식각마스크로하여 플러그(12) 및 이 플러그(12)의 주변영역이 일부 노출되도록 산화막(13)을 식각하여 캐패시터 형성영역(14)을 디파인한다. 그 후, 공지된 방법으로 포토레지스트 패턴을 제거한다.
도 2b를 참조하면, 전체 구조 표면을 따라 하부전극용 도전막(15)을 증착한다. 도 2c를 참조하면, 이후 화학기계연마(Chemical Mechanical Polishing; CMP) 공정시 사용되는 슬러리(slurry)나 기타 오염물 등의 잔류를 방지하기 위하여, 도전막(15)이 형성된 캐패시터 형성영역(14)에 매립용 물질막(미도시)을 매립하고, 이 매립용 물질막 및 도전막(15)을 CMP 공정으로 평탄화하여 도전막(15)을 분리시킴으로써 실린더형 하부전극(15A)을 형성한다. 이때, CMP 공정을 대신하여 에치백(etch back) 공정을 수행할 수도 있다. 그 다음, 잔류하는 매립용 물질막을 제거하고, 도시되지는 않았지만, 하부전극(15A) 상에 유전막 및 상부전극을 형성하여 캐패시터를 완성한다.
그러나, 소자의 고집적화가 점점 더 가속화되면서 디자인룰이 급격하게 감소됨에 따라, 포토리소그라피(photolithography) 장비의 해상도(Resolution) 한계와 오정렬(misalignment) 등의 문제로 인하여 공정 마진을 확보하는 것이 매우 어렵게 되었고, 임계치수(Critical Dimension; CD) 균일도(uniformity)도 악화되어 후속 식각공정이나 증착공정 등에 악영향을 미치게 된다. 이에 따라, 상술한 캐패시터용 제 2 콘택홀(14) 형성시 X 축 및 Y축의 CD가 독립적으로 변하여 콘택홀 사이의 브리지(bridge) 발생 가능성이 높아진다. 또한, 캐패시터 용량을 증가시키기 위하여 제 2 콘택홀(14)을 깊게 형성함에 따라 예컨대, 산화막(13)을 약 15000Å 정도까지 식각해야 하는데, 이때 식각마스크로서 사용되는 포토레지스트 패턴의 변형으로 인하여 식각면, 즉 제 2 콘택홀(14) 면에 경사(slope)가 발생되어 콘택홀 사이의 브리지 발생 가능성은 더욱더 심해질 뿐만 아니라 후속 하부전극용 도전막(15)의 증착불량을 유발하게 된다. 그 결과, 하부전극(15A) 사이의 브리지가 유발되어 단일비트 패일(single bit fail) 및 이중비트 패일(dual bit fail) 등이 발생됨으로써 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 형성을 위한 콘택홀 형성시 포토리소그라피 공정마진을 충분히 확보하여 하부전극 사이의 브리지 발생을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1 및 도 2a 내지 도 2c는 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 평면도 및 단면도로서,
도 2a는 도 1의 C-C'선에 따른 단면도.
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 평면도 및 단면도로서,
도 3 내지 도 5에서, (a)는 평면도이고, (b)는 (a)의 B-B' 선에 따른 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23 : 산화막 패턴
24 : 절연막 25 : 콘택홀
26 : 하부전극
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 일정 간격으로 배치된 다수의 스토리지노드 콘택이 형성된 반도체 기판 상에 희생산화막을 형성하는 단계; 상기 희생산화막을 선택 식각하여 상기 스토리지노드 콘택을 교번적으로 노출/차폐시키는 체스판 형상의 희생산화막 패턴을 형성하는 단계; 상기 희생산화막 패턴 측벽에 절연막을 형성하는 단계; 상기 희생산화막 패턴을 제거하여 캐패시터 형성영역을 디파인하는 단계; 상기 캐패시터 형성영역이 디파인된 전체 구조 표면을 따라 하부전극용 도전막을 형성하는 단계; 및 상기 절연막 상부의 상기 하부전극용 도전막을 제거하여 단위 캐패시터별로 분리된 하부전극을 형성하는 단계를 포함하는 것을 반도체 메모리 소자의 캐패시터 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 도면으로서, 도 3 내지 도 5에서, (a)는 평면도이고, (b)는 (a)의 B-B' 선에 따른 단면도이다.
도 3을 참조하면, 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(21) 상에 플러그용 도전막을 증착하고 전면식각하여 플러그(22)를 형성한다. 여기서, 플러그(22)는 스토리지노드 콘택으로서 작용한다. 그 후, 기판 전면 상에 캐패시터 형성을 위한 산화막을 형성하고, 산화막 상부에 포토리소그라피 공정으로 예컨대 체스(chess)판 형상의 포토레지스트 패턴(미도시)을 형성한다. 이때, 포토리소그라피를 종래보다 2배정도 증가된 피치로 수행함으로써 충분한 공정마진을 확보할 수 있다. 예컨대, 레이레이식(Rayleigh's equation)에 의한 공정관련 상수 k(= RNA/λ; R은 해상도, λ는 광파장, NA는 노광 장비의 렌즈 개구수)의 관점에서 설명하면, 종래에는 k 값이 0.37 정도인데 비해 피치를 2배정도 증가시킴으로써 본 발명에서는 k값이 0.73 정도로 되어 공정난이도가 현저하게 경감될 수 있다. 그리고 나서, 상기 포토레지스트 패턴을 식각 마스크로하여 산화막을 식각하여 플러그(22) 및 그 주변영역을 교번적으로 노출/차폐시키는 체스판 형상(도 3의 (b) 참조)의 산화막 패턴(23)을 형성한다. 그 다음, 공지된 방법으로 포토레지스트 패턴을 제거한다.
도 4를 참조하면, 전체 구조 표면을 따라 Si-N 화합물이나 Si-O 화합물을 포함하는 절연막(24)을 형성하고, 비등방성 전면식각(플러그(22) 및 산화막 패턴(23) 표면이 노출되도록 절연막(24)을 건식식각을 수행함)을 통해 산화막 패턴(23)의 측벽에만 절연막(24)이 잔류하도록 한 다음, 산화막 패턴(23)을 선택적으로 제거하여 캐패시터 형성영역(25)을 디파인한다. 이때, 잔류하는 절연막(24)이 플러그(22)를 포함하는 격자 형태를 나타내고 있으며, 종래와 달리 캐패시터 형성영역(25)이 사각형상으로 형성됨에 따라 콘택홀의 X축 및 Y축의 독립적 변동이 억제될 수 있고, 이에 따라 캐패시터 간의 브리지 발생 가능성도 저하된다.
도 5를 참조하면, 전체 구조 표면을 따라 하부전극용 도전막을 증착하고, 추속 CMP 공정시 사용되는 슬러리나 기타 오염물 등의 잔류를 방지하기 위하여, 도전막(15)이 형성된 캐패시터 형성영역(25)에 매립용 물질막(미도시)을 매립한다. 여기서, 매립용 물질막은 완충 및 보호재로 작용할 수 있도록 포토레지스트막으로 형성한다. 그 다음, 이 매립용 물질막 및 도전막을 CMP 공정으로 평탄화하여 도전막을 분리시켜 실린더형 하부전극(26)을 형성한다. 이때, CMP 공정을 대신하여 에치백 공정을 수행할 수도 있다. 그 후, 상기 매립용 물질막을 제거하고, 도시되지는 않았지만, 하부전극(26) 상에 유전막 및 상부전극을 형성하여 캐패시터 형성 공정을 완료한다.
상기 실시예에 의하면, 캐패시터 형성영역을 디파인하기 위한 포토리소그라피 공정을 종래보다 2배 정도 증가된 피치로 수행함에 따라 충분한 공정마진을 확보할 수 있으므로, 해상도 한계 및 오정렬 등의 문제로부터 자유로워질 수 있을 뿐만 아니라, CD 변동으로 인한 브리지 발생을 효과적으로 방지할 수 있게 된다. 또한, 캐패시터 사이의 절연공간을 종래보다 현저하게 감소시킴에 따라 하부전극의 표면적이 증가되므로, 콘택홀 깊이를 깊게 형성할 필요 없이, 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있으므로, 종래의 식각 타겟 증가에 의한 패턴 경사에 의한 브리지 발생도 효과적으로 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터 형성영역을 디파인하기 위한 포토리소그라피 공정마진을 충분히 확보함으로써 하부전극 사이의 브리지 발생을 효과적으로 방지할 수 있을 뿐만 아니라 고집적화에 대응하는 충분한 캐패시터 용량을 용이하게 확보할 수 있다.
Claims (5)
- 일정 간격으로 배치된 다수의 스토리지노드 콘택이 형성된 반도체 기판 상에 희생산화막을 형성하는 단계;상기 희생산화막을 선택 식각하여 상기 스토리지노드 콘택을 교번적으로 노출/차폐시키는 체스판 형상의 희생산화막 패턴을 형성하는 단계;상기 희생산화막 패턴 측벽에 절연막을 형성하는 단계;상기 희생산화막 패턴을 제거하여 캐패시터 형성영역을 디파인하는 단계;상기 캐패시터 형성영역이 디파인된 전체 구조 표면을 따라 하부전극용 도전막을 형성하는 단계; 및상기 절연막 상부의 상기 하부전극용 도전막을 제거하여 단위 캐패시터별로 분리된 하부전극을 형성하는 단계를 포함하는 것을 반도체 메모리 소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 희생산화막 패턴 측벽에 절연막을 형성하는 단계는,상기 희생산화막 패턴이 형성된 전체구조 표면을 따라 절연막을 증착하는 단계와,상기 희생산화막 패턴의 상부 및 상기 스토리지노드 콘택이 노출되도록 상기 절연막을 비등방성 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제1항 또는 제2항에 있어서,상기 절연막은 Si-N 화합물 또는 Si-O 화합물을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 삭제
- 제1항에 있어서,상기 절연막 상부의 상기 하부전극용 도전막을 제거하기 위하여 CMP 공정 또는 에치백 공정을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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