KR20010076676A - 반도체 장치의 얼라인먼트 마스크 형성방법 - Google Patents

Abstract

얼라인먼트 마스크 영역내에 더미 패턴을 구비하여 얼라인먼트 마스크의 손상을 방지하는데 적당한 반도체 장치의 얼라인먼트 마스크 형성방법에 관한 것으로, 얼라이먼트 마스크영역 및 소자 영역을 갖는 반도체 장치에 있어서, 상기 얼라인먼트 마스크영역에 얼라인먼트 마스크 패턴 영역 및 더미 영역을 정의한 후, 얼라인먼트 마스크패턴 및 더미패턴을 형성하는 단계와, 상기 얼라인먼트 마스크패턴 및 더미패턴을 포함한 전면에 절연층을 형성한 후, 화학 기계적 경연연마를 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 장치의 얼라인먼트 마스크 형성방법{METHOD FOR FORMED ALIGNMENT MARK OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 얼라인먼트 마스크 패턴의 손상을 방지하는데 적당한 반도체 장치의 얼라인먼트 마스크 형성방법에 관한 것이다.

반도체 소자의 집적화가 거듭되면서 DRAM 소자의 경우 칩내에 1기가비트(Giga Bit)의 정보를 기억시킬 수 있는 1G DRAM의 시대가 예고되고 있다. 이 1G DRAM 소자내의 단위 정보를 기억시키는 단위 셀은 크기가 0.3㎛²내외가 되며 이를 실현시키기 위해 극한적인 패턴형성 기술과 관련된 제반 기술이 요구되고 있다. 그러므로 현재까지는 주어진 영역에서 효율적으로 기존 공정을 이용하려는 시도가 선행되어 진행되고 있으며, 그대표적인 사례는 셀프-얼라인 형성기술이다.

이는 0.3㎛²급 이하의 단위 기억소자를 제조하는데 핵심기술이며 이를 이용하므로써 패턴형성에 커다란 공정상의 편의를 제공한다.

이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 얼라인먼트 마스크 형성방법에 대하여 설명하면 다음과 같다.

도 1은 일반적인 얼라인먼트 마스크 영역 및 소자 영역을 갖는 반도체 장치를 나타낸 레이아웃도이다.

도 1에 도시한 바와 같이 웨이퍼(14)상에 얼라인먼트 마스크 영역(10) 및 소자영역(20)을 정의한다. 이때, 상기 얼라인먼트 마스크 영역(10)내에 얼라인먼트 마스크 패턴이 형성되며, 상기 얼라인먼트 마스크 패턴은 라인패턴 형태로 형성된다.

도 2는 종래의 얼라인먼트 마스크 영역을 나타낸 레이아웃도이고, 도 3a는 도 2의 I-I′선상의 단면도이고, 도 3b는 CMP 공정후 도 2의 I-I′선상의 단면도이다.

도 2 및 도 3a에 도시한 바와 같이 얼라인먼트 마스크 영역(10)상에 얼라인먼트 마스크 패턴(11)을 형성하고, 상기 얼라인먼트 마스크 패턴(11)을 포함한 전면에 절연층(도면에 도시하지 않았음)을 증착한 후, CMP(Chemical Mechanical Polishing:화학 기계적 경연연마) 공정을 실시한다.

여기서, 상기 CMP 공정에 있어서는 하부막의 단차 및 패턴 밀집도에 따라 폴리싱(Polishing)되는 양의 차이가 발생하므로 포토공정에 사용되는 얼라인먼트 마스크 패턴에도 이러한 현상이 발생한다.

따라서, 도 3b에 도시한 바와 같이 셀 영역에 따라 CMP 공정을 실시하므로 얼라인먼트 마스크 영역은 CMP량이 과다하거나 부족하게 된다. 그리고 얼라인먼트 마스크 영역과 그 주변 영역간의 패턴 밀집도가 다르므로 얼라인먼트 마스크에 손상이 발생한다.

상기와 같은 종래의 반도체 장치의 얼라인먼트 마스크 형성방법에 있어서는 다음과 같은 문제점이 있었다.

얼라인먼트 마스크 영역에 마스크 패턴 형성후 CMP 공정시 셀 영역에 따라 CMP량이 결정되므로 얼라인먼트 마스크 영역은 CMP량이 과다하거나 부족한 현상이발생하였다.

또한, 얼라인먼트 마스크 영역과 그 주변영역간에 패턴 밀집도가 다르므로 얼라인먼트 마스크에 손상이 발생하였다.

여기서, 얼라인먼트 마스크의 손상은 얼라인먼트 마스크의 형태를 변형시키거나 얼라인먼트 마스크 영역에 형성된 배선 구조를 다르게 만들어 얼라인먼트 시그널(signal)을 불량이 발생한다.

따라서, 미스-얼라인을 유발하고, 얼라인먼트 자체가 불가능하도록 하였다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 얼라인먼트 마스크 영역내에 더미 패턴을 구비하여 얼라인먼트 마스크의 손상을 방지하는데 적당한 반도체 장치의 얼라인먼트 마스크 형성방법에 관한 것이다.

도 1은 일반적인 얼라인먼트 마스크 영역 및 소자영역을 갖는 반도체 장치를 나타낸 레이아웃도

도 2는 종래의 얼라인먼트 마스크 영역을 나타낸 레이아웃도

도 3a는 도 2의 I-I′선상의 단면도

도 3b는 씨엠피 공정후 도 2의 I-I′선상의 단면도

도 4는 본 발명의 얼라인먼트 마스크 영역 및 더미영역을 나타낸 레이아웃도

도 5는 도 4의 I-I′선상의 단면도

<도면의 주요 부분에 대한 부호의 설명>

10 : 얼라인먼트 마스크 14 : 웨이퍼

20 : 소자 영역 30 : 얼라인먼트 마스크 패턴 영역

40 : 더미 영역

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 얼라인먼트 형성방법은 얼라이먼트 마스크 영역 및 소자 영역을 갖는 반도체 장치에 있어서, 상기 얼라인먼트 마스크 영역에 얼라인먼트 마스크 패턴 영역 및 더미 패턴 영역을 정의한 후, 상기 얼라인먼트 마스크 패턴 및 더미 패턴을 형성하는 단계와; 상기 얼라인먼트 마스크 패턴 및 더미 패턴을 포함한 전면에 절연층을 형성한 후, 화학 기계적 경연연마를 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.

이 특징의 바람직한 실시예는 상기 더미 패턴은 화학 기계적 경연연마 공정시 얼라인먼트 패턴 주변에 화학 기계적 경연 연마량이 균일해지는 거리까지 더미패턴을 형성한다.

또한, 이 특징의 바람직한 실시예는 상기 더미 패턴의 형태를 메사, 트랜치 형태로 형성한다.

그리고 이 특징의 바람직한 실시예는 상기 더미 패턴의 형태를 라인 및 측벽 그리고 콘택홀, 소자분리 패턴의 형태로 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 얼라인먼트 마스크 형성방법에 대하여 보다 상세히 설명하면 다음과 같다.

도 4는 본 발명의 얼라인먼트 마스크 영역을 나타낸 레이아웃도이고, 도 5는 도 4의 I-I′선상의 단면도이다.

도 4 및 도 5에 도시한 바와 같이 얼라인먼트 마스크 영역(10)상에 얼라인먼트 마스크 패턴 영역(30) 및 더미 패턴 영역(40)을 정의한 후, 얼라인먼트 마스크 패턴(11) 및 더미 패턴을 형성하고, 상기 얼라인먼트 마스크 패턴(11) 및 더미 패턴을 포함한 전면에 절연층(도면에 도시하지 않았음)을 증착한 후, CMP(Chemical Mechanical Polishing:화학 기계적 경연연마) 공정을 실시한다. 이때, 상기 더미 패턴은 CMP량이 균일해지는 거리까지 형성한다.

그리고 상기 더미 패턴의 형태를 메사(Mesa) 및 트랜치(Trench)로 형성한다.

또한, 상기 더미 패턴은 라인(Line)과 측벽(Space) 및 콘택홀(contact hole) 그리고 소자분리 패턴(Isolated pattern)의 형태로 형성한다.

이상에서 설명한 바와 같이 본 발명의 반도체 장치의 얼라인먼트 마스크 형성방법에 있어서는 다음과 같은 효과가 있다.

얼라인먼트 마스크 영역내 CMP량이 균일해지는 거리까지 더미 영역을 정의하여 더미 패턴을 형성하므로 소자 영역의 셀의 밀집도여 영향을 받지 않고 CMP 공정을 실시할 수 있다.

따라서, 얼라인먼트 마스크 패턴이 안정적으로 형성되므로 얼라인먼트 마스크의 손상을 방지할 수 있다.

또한, 얼라인먼트 마스크 손상을 방지하므로 미스-얼라인등을 감소시켜 얼라인먼트의 능력을 향상시킬 수 있다.

Claims (3)

1. 얼라이먼트 마스크영역 및 소자 영역을 갖는 반도체 장치에 있어서,

   상기 얼라인먼트 마스크영역에 얼라인먼트 마스크 패턴 영역 및 더미 영역을 정의한 후, 얼라인먼트 마스크패턴 및 더미패턴을 형성하는 단계와;

   상기 얼라인먼트 마스크패턴 및 더미패턴을 포함한 전면에 절연층을 형성한 후, 화학 기계적 경연연마를 실시하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 얼라인먼트 마스크 형성방법.
2. 제 1 항에 있어서,

   상기 더미 패턴은 화학 기계적 경연연마 공정시 얼라인먼트 패턴 주변에 화학 기계적 경연연마량이 균일해지는 거리까지 더미패턴을 형성하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 마스크 형성방법.
3. 제 1 항에 있어서,

   상기 더미 패턴의 형태를 메사, 트랜치, 라인 및 측벽 그리고 콘택홀, 소자분리 패턴의 형태로 형성하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 마크 형성방법.