TW423071B - Integrated chip dummy trench patterns to ease trench etch process development - Google Patents

Description

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五、發明說明（1) 月之拮術領域 本發明概5之係與一種在積體電路晶片設計發展階段期 間藉以設定深2形狀的方法有關，更明確言之，本發明係 與一種在晶片s又叶開發期間内確定出如何在深槽蝕刻加工 處理時達成一預定之晶片最後設計定案中應保持之矽料負 載百分比的方法有關。 ' . 發明皆景說明 在積體電路晶片製造技術中_ 別是提供動態隨機存取 記憶體（以下簡稱，「DRAM」）造，深槽式電容器，都 是利用一種通稱為選擇性的「離子钱刻處理」（以下 簡稱，「RIE」）技術在一碎元養彳餐質内姓刻而成。各個深 溝槽的大小尺瑪和形狀對晶片f計而言乃是一些必要的設 計參數，而且是藉由使用一種「硬式幕罩」（亦稱「深溝 槽幕罩」「D T」）從電路設計佈局階段發展完成後移轉至 在晶片製造時使用的參數。這種硬式幕罩可能是一片利用 tetra ethyl orthosilicate (TE0S)的化學蒸汽沉積 (c V D )法沉積而成或以其他加工程序製成的氧化矽幕罩。 「硬式幕罩」是用以將晶片上不需要接受蝕刻處理的各 部份覆蓋起來，以便可使該晶片基負上未被硬式幕罩覆蓋 的部份接受RIE處理。在RIE處理作業期間内該硬式幕罩本’ 身也可能發生被蝕刻或腐蝕的現象° 晶片上溝槽佈設的密度是以一砂負載百分比或「負載 率」表示之，相當於矽質表面上被該等溝槽移除的空曠區/ 域所占總面積的百分比。矽面#刻率幾乎與矽負載率無

第6頁 關’因此只有微小的積體電路蝕刻處理技術上 「負載效應（影響）」（參閱C. Mogab, J.所著 論」第124, 1 26 3節[ 1 97 7年版]之一般說明）。 槽蝕刻處理技術引發的其他一些效應（影響）， Muller於「微電子工程」雜誌27卷457期（1995 表的一篇「深溝槽餘刻處理中之選擇性與石夕負 所說明的「二次負載效應（影響）」，則與矽負 Δ23〇~Π， 五、發明說明（2) 所說明的 極為密切 二次負'載效應之一係對選擇性的影響，係以 率二者間之比率表示之。在蝕刻處理 刻化學特性引進的氧氣盘人 面沉積而形成一層氧化二：刻產品混合後 石夕量較低之被餘刻該幕罩的触化作用 會導致產生較高的幕供形成鈍化薄膜 與負載（率）有關的蝕刻處 集中在矽負載量較高的應及二次蚀刻 應（影響）」及「二文 域，因而產生所謂之 定位置之幕罩姓化率效應（影響）」。例 定。因此，在晶圓中；T置鄰區域之局部 晶片區域的幕罩餘化 置且由其他外露各晶 幕罩钮化率。因為兮二、民於該晶圓邊緣部位各 露的晶片區之故二^等邊緣部位之晶片區鄰近 之故也。此請之為—種二 傳統所指之 「電化學概 然而，深溝 亦即K. 年版）所發 載」論文中 載率調係 β· ·? 矽蝕_對 期間，蝕 ，在晶圓表 膜。此種純 。該鈍化膜 。因此，含 ，通常反而 效應也可能 「微負栽效 如：4壬〜# 矽負栽*而 月區包圍之 晶片區域之 並無其他外 次微負散

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^ d 2 3 0 7 五、發明說明（3) 應。 如前所述’由银刻處理化學作用和被蝕刻產品材料的混 合所形成之鈍化薄膜’不僅沉積在晶圓的表面上，也會$ 積在各溝槽的側壁上。該項側壁沉積狀況決定溝槽的坦$ 角度，該坦坡角度係在蝕刻處理時形成，且隨著每次餘刻 處理後鈍化膜厚度的增加而各異。該溝槽坦坡角度對電容 器表面面積的大小有極大的影響。而電容器的電容量部份 是取決於溝槽底部外露的表面面積。因此’對於具有—特 定晶圓表面寬度和一特定深度的溝槽而言，如果該溝槽坦 坡角度愈峻峭（大），則所形成的電容器表面面積就愈大， 叫共在溝槽坻邯所能提供的電容量也必然會大於坦坡角遞 度較大的溝槽底部所能提供之電容量。 但，在另一方面而言，錐形侧壁則有利於順利，無空隙 慮理 〇 ^ .lU , ..Ά Λτ: iu J.P7 4-tb A 丄... 減 :4 一万面而言，錐形侧壁則有利於順利，無空隙 士種ί:”充處理。為1^ ’必須能將溝槽坦坡角度控制在 無空隙’即可確保提供適當的電容量’又能兼顧 次負戴：雁:、夕元石夕料填充之效$。坦坡角度的控制視二 槽側壁純化薄in;】ί ：：坦坡角度的形成因素是溝 良。寻娱之，儿積以及母次沉積後該薄膜厚度之增加 提：：士二ΐ負載及二次微負載效應(影響），以及 ㈣丨處理化學要：：：^有必要嚴/控制 層氧化”罩)的完整性，並在更式秦罩(通：係-溝槽的適當尺碼規袼。 I處理過程中隨時保持

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五、發明說明（4) 通常’在開發一種新的DRAM晶片初期階段中，先咬計並 製作該晶片的各個隔離部份以供鑑定。例如：連續的^計' 階段’可以從最初階段的3. 2%矽料負載，第二階段的$ 石夕料負載’第三階段的1 1. 4 %石夕料負載’以至1 2 · 5 %石夕料負 載的最後設計目標之方式漸次為之^由於有二次負載效應 的影響，因此也必須配合該每一連續設計階段的需要’ 新設計每一階段之蝕刻處理化學作用及r IΕ處理作業的相 關規則’此確保適當溝槽的形成而不致發生幕罩過度姓化 的現象。因此，為了修改負載因素之規格，而會耗用許多 時間研發僅能適用於某一特定設計階段的R ί Ε化學作用因 素的規格’且這些耗時完成的規格設計卻不能再度利用。 此外’在早期完成的測試用晶片上，常會出現若干石版 印刷術之「基本規則」《這些基本原則對於得出現的最小 阻體影像型號設有限定。凡是符合這些最小基本原則的溝 槽在li刻處理過程中可能出現不一致的暴露情形，因而， 每一批生產之晶圓或每一片晶圓該之負載因素規格之變化 各不相同’甚至相差度高達200%，進而在溝槽敍刻部外的 外型上產生重大的變化。 另外’有—新進科技係將DRAM設計模組塊設置在邏輯晶 片上的方式構成「附加DRAM」。不過，因為以此種技術合 成^晶片’其主要部份為邏輯電路，並無深構槽，因此， 此等晶片上的負栽因素規格與支撐該等DRAM設計的晶片上 之負載因素規格大小相同，因而，對於這些晶片而言，必 4重新研發其姓刻處理化學作用的相關規格要求。

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最後一點乃是，當針對某一特定電路特性進行蝕刻處理 時如需一較大面積（通常在1〇微米xl〇微米以上），亦會形 成一種目前尚不了解其基本原理的「黑矽」現象。此種黑 矽現^的特點乃係出現一種對電氣可靠性有損害（不利）景^ 響的草狀矽質針狀物密集沉積物。—般言之，在蝕刻處理 操作於一較小面積處停止進行並在該處產生氧化矽保護 層’而且在其周圍區域内仍在繼續進行蝕刻處理作業時就 會形成這些矽質針狀物。 〃 ’ ^發明目的之一旨在減少或消除於晶片發展過程之每一 階段中重新設計蝕刻化學作各種影響因素規格之 係提供一種方法藉以確定在晶片發展過程 中可仏每一後續及最後發展階段中重覆適用之— 刻處：規約（包括-或多項蝕刻處理狀況或條件）。本‘明 之二择：：ί在提供一種包涵許多大小形狀不等虛擬溝槽 ，該等溝槽形狀小至足以防止黑石夕現象之 询 w在晶片上各處均設有開口規格一致且分佈 句二/槽，u防止在溝槽蝕刻過程中發生局部之—a自 載效應（影響）的發生。 丨i 一-人負 在本t明揭露的方法中，_方面甚么T An ϋ来定宏μ 方面疋為了—個尚在研發階 奴而未疋案之積體電路晶片設計規劃出一種 槽，狀，佈局圖型。該項方法包括下列幾個重 出V:預牲估之最後晶片設計半導體材料總負載率， 規d 有—特定裝置半導體材料總負載率（百分比）之許

第10頁 1423071 五、發明說明（6) 多裝置深溝構形狀，以及規劃出具有一、疋虛擬半導體材 料負載總百分比之許多虛擬深溝槽形狀’其中之該項虛擬 半導體材料負載百分比等於預計最後晶片設計半導體材料 負載百分比扣除該項裝置半導體材料負載百分比之百分比 本發明也針對一些其上裝有内含溝槽5又叶之裝置而且該 等裝置之佈局包括一大部份面積係由若^與深，槽資料無 關的裝置（例如邏輯功能裝置）所佔用之曰θ片’提供一些修 改晶片設計的方法。在這些方法中’於最後晶片設計的溝 槽佈局中有計劃地佈設一些虚擬溝槽，期旎達成更趨-致 的溝槽触刻S S半導體材料負載規格要4 ’以及盡量減少 在晶片最後設計之溝槽蝕刻處理期間可能發生的微負載效 應。 各種虛擬溝槽形狀的大小 「黑矽」現象的形成，大者 擬溝槽也可以均句佈設的方 本發明另亦包括一種方法 尺瑀，可設定在小者足以防止 足以確保一致之暴露面積。虛 式避免微負載效應。 二利用本發明揭露的佈局方法 來確定溝槽触刻規約。此外’本發明另亦包括备干方法’ 可用以在含有部份溝槽特性設計的晶片最後設計作業中形 成所需要的溝槽，該方法是利用在本發明揭露的佈局技術 於溝槽設計發展過程中所確定的触刻規約執行各該溝槽的 触刻作業。依本發明原理所確定的蝕刻規約最好包括自蝕 刻時間，蝕刻溫度，蝕刻劑成份，以及偏電壓等參數組合 中選用的一或多個參數。理想的半導體材料為矽。

423071 五、發明說明（7) 讀者應了解，以上的概述和以下的詳細說明均係本發明 的範例說明而已，並不限制本發明的適用範圍。 附圖之簡略說明 閱讀下列詳細說明時請參閱相關附圖，將可對本發明有 更深入的了解。應予強調者乃係，依一般慣例，各附圖中 的各項要點部份並未按實際比例繪製。相反地，各該要點 部份的尺碼反而有時加以擴大或縮小以利說明。以下乃各 項要點的圖示。 圖1所示乃係在一積體電路晶片中實際使用面積範圍内 設有設計用溝槽的一部份； 圖2所示為圖1所示的積體電路晶月之相同部份，但在該 晶片内未使用部已增加若干虛擬溝槽；及 圖3所示乃係一接受深溝槽蝕刻處理的矽質基質之剖面 圖。 圖4所示乃係一含有一附加DRAM電路之積體電路晶片。 發明之詳細說明 以下將參閱各附圖來說明本發明，各附圖以相同數字標 示之部份均為相同之項。該等數字旨在便利本發明之說 明，並無限制用意。 以下關於各項裝置佈局之說明一般係指已以理想方式包 含在電子格式中的方法與資料。因此，以下所討論且與佈 局與矽料形狀有關的資料最好納入一程式操控之電子計算 裝置内，由其依照以下討論的佈局方法執行各種運算。 圖1所示乃一積體電路晶片1 4的代表部份，包括一已使

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五、發明說明（9) 黑石夕現象如有更深入的了解時，該最大安全尺碼亦有可能 會變大。任何虛擬溝槽，如果其尺碼不致引起黑矽現象 者’均在本發明適用範圍之内。 該項12_5%負載率目標，也可藉由採用更多符合基本規 則型號的較小型溝槽（本圖中未顯示）之方式達成之，但是 這並非一理想的具體實例。該項基本規則型號係指在一特 定幕罩遮蔽系統石版印刷能量限度内可佈設於該系統内之 溝槽最小尺碼。例如：某一特定具體實例的基本規則型號 可設定為0.25微米。 採用基本型號的溝槽，其外露部份之規格可能不一致， 因而了此引起重覆钱刻結果之前後不一致的現象。經發 現溝匕之型號至少為基本規則型號之1 , 2倍（更理想地日 約為1 _ 2至1 _ 4倍之間）時始可達到外露規格一致性和疋 每次，刻處理後全部矽料填率的穩定性。因此，在—牲〜 具胆貝例中，如果其設定之基本規則型號為0. 2 5微米，^ 其^用的最小溝槽型號最好約為〇. 3微 則 約等於該基本規則型號之12倍。 亦即 5%矽料負载率目標亦可藉由在 之。但，在—理相且ίυ域内少量溝槽的方式達成 配置虛擬溝槽，；使：二：中’係、在晶片全部區域内平均 置的效果。如此即可減少 ”配 次微負載效應。 』做貝戟议應以及更重大的二 圖3所示係 接文深溝槽蝕刻處理之晶片的剖面圖 該

F423071 五 '發明說明（10) ------—--- 日二括—基質21，其上覆蓋一硬式幕罩23。在該硬式幕 ^的空隙24處相當於預定佈設溝槽之區域。於執行rie ，理作業時，蝕刻用化學藥劑蝕刻該矽質基座，並在硬式 幕罩巧上各空隙24處分別形成各深溝槽26。此外’蝕刻用 化于藥劑中含有之氣氣與從基質上和硬式上被姑刻下 來的矽料發生化學反應，而在各溝槽之側壁上形成一層二 氧化矽保護沉積層2 8。該沉積層和溝槽側壁之間自然形成 一坦坡肖度α 。為了確保能提供適當電容量的電容器極板 表面面積並達到無空隙無縫隙多元矽之填充效果，必須將 該坦坡角度控制在不足一度的限度以内。因為該二氧化石夕 之沉積量係視石夕負載量之多募而定，因此，在晶片發展過 程中由各虚擬溝槽和裝置溝槽餘刻下來的石夕負載量應儘可 能與最後成品預定的石夕負載量相近似，以避免由一發展中 幕罩演變成一成品晶片幕罩的過程中發生坦坡角度偏移現 象。 因此，本發明所揭露為一發展中積體電路晶片設計索設 定深溝槽形狀的方法，首先是要預估晶 > 最後設計方案$ 所採用的矽料負載量百分比。其次是設計該發展中晶片中 各不同裝置用深溝槽的形狀。這些溝槽應有一累積之裝置 用矽料負載量百分比。再將該項裝置用矽料負載量百乂 自該預估之晶片最後設計矽料負載量百分比中減除，:^ 虛擬矽料負載量百分比’然後根據計算出來的累積砂g知 載量百分比設定各虛擬深溝槽的形狀β該等虛擬溝槽型負 中最小的應足以避免形成黑矽現象為度，但最好至少^狀 在基 111 II ill 111 111 iiiSiiiii 1_ 11 811 11 1 illsi 第15頁 1423071 五、發明說明（11) 本規則型號的1. 2倍以上為宜，而該等虛擬溝槽的佈設最 好能達到在該晶片上均勻佈設裝置用溝槽和虛擬溝槽的理 想目標。 除提供與設置獨立式DKAM裝置（或其他溝槽設置式裝置） 的相關方法外，本發明另亦包括一些方法，可用以將多個 DRAM裝置依照應用式特定積體電路（AS 1C)使用法原則納入 一邏輯電路晶片内。此項「附加DRAM」ASIC使用法乃係一 新興的技術，其方法是將深溝槽式DRAM設計併入邏輯電路 晶片内，俾使特定之邏輯電路晶片在特定用途上也能提供 DRAM的功能。 將DRAM附裝在一片邏輯晶片上的ASIC技術可擴增電路内 記憶體和邏輯電路之間的通訊頻帶寬度，從而提高該晶片 之運算速度。因為邏輯功能乃是AS I C設計之特點，其功能 通常因使用目的之不同而各異，一般的DRAM設計可與任何 數目的特殊AS I C邏輯設計品配合使用以製造可供特定用途 使用之特殊AS IC晶片》本發明揭露的方法可用以形成含有 不同邏輯設計物和一普通DRAM設計成品配合運用的晶片。 因此’假定所需要的DR A Μ大小尺碼和AS I C晶片的全部大小 尺碼保持不變，本發明的方法有助於消除為每月新AS I C晶 體發展一種不同的蝕刻用化學藥劑之需要性。同時，本發 月的方法也可用以避免把DRAM隔離在晶片一個小部份所連 帶發生的微負載問題。 圖4所示為本發明之一個具體實例。圖中所示者係一積 體電路晶片1 4 ’ ，該晶片是一個邏輯晶片，含有一附加

第16頁 f 423071 五'發明說明（12) ~ ---- DRAM電路。DRAM用之各深、'盖嫌9n，技和 合冰溝槽2〇係配置於DRAM專用區16, 00 内有邏輯電路，通常該電路可能包括若干 主動功能預定區30以及若千β ^道Μ π τ 叹右干閘控功能導體預定區32，如圖 所不。隔離區34通常係位於各個邏輯功能電路之間。這此 隔離區可能包括在主動基質層内各主動功能區之間，以及 在閘控層各閘控導體之間的淺溝槽隔離區 在該主動功能層和閘控岸·^ 句1万止 ΰΓ产击m r η n S千面處理期間内發生凹陷現象， 可在功此專用區3 0和3 2之間号罟一此步椒.r ±„ 和虛擬閘控導體圖形區3WX置些虛㈣㈣形區3〇’ 根2本發明揭露的方&，在深溝槽階 内=-些虛擬溝槽虛擬溝槽之設置目 列方式降低矽料負裁畤癌ώ μ &札 幻曰社乂卜 矽# # « € i I >應/、试負載效應：（1)彙總各溝槽處 秒料負載量分配至該= : =二及⑴)將該累積 即可消除各虛擬溝槽對钱刻作業點。如此 與邏輯電路上的各隔離，並使各虛擬溝槽 合。參閱圖4，其中之Λ ΐ 相互調適配 間隔離區34内一些虛擬邏輯電路配置點之下 因此太垣=同功能裝置佈設點之間常有大型的隔離區， ，本項排列方式通常可提供足夠的空間，以便依哕方 式佈設一些虛擬溝槽， 】乂便依該方 應。此等虛擬溝州，^負載效應及二次微負載效 基本型號的更的 ^次更理想的情況在丨_ 2倍至丨.4倍之

第17頁 .423071 五 '發明說明（13) 間），以便有大小一致的開口，而且其型號亦可小至足以 避免引起黑矽現象之形成。 藉由在溝槽蝕刻處理時乃將各溝槽蝕刻處的矽料負載量 標準化，因此本發明揭露的方法可使一單一的DRAM設計與 許多不同的AS 1C晶片配合運用。此外，本發明所提供該與 AS IC晶月發展階段溝槽蝕刻處理規約有關的各項優點一如 傳統或DRAM設計所達成者相同。 依本發明方法所確定之發展階段用佈局（或AS IC溝槽佈 局）亦可用以確定一套溝槽蝕刻處理規約。此項處理作業 通ΐ會/步及利用石版印刷技術根據該項發展階段用佈局形 成一發展階段用之硬式幕罩。然後，乃可利用熟知的作業 程序例如：試作’錯誤改正及目視檢查等程序確定—套可 適用於發展階段佈局設計期間蝕刻溝槽處理之作業規約。 依據本發明之原則’即使晶片最後設計階段溝槽處理作業 時之若干要項與晶片發展階段溝槽處理作業要項不同，該 發展出來的蝕刻處理作業規約在晶片最後設計階段期間引 用為溝槽蝕刻作業規約，且可收相同效益。溝槽蝕刻作業 規約的範例於美國第5, ；1丨8, 383和第5, 354, 421等專利中已 有揭露’茲將該等範例列為本發明之參考依據《此外，根 據設計佈局形成硬式幕罩的方法，可利用業界已知的技術 執行之。例如：Badih El-Kareh，Kluwer Academic Publishers ( 1 9 95年）出版之「半導體處理技術基本概 論」所發表的技術，該等資料亦列為本發明的參考依據。 雖然以上係以列舉若干具體實例及參閱附圖的方式介紹

O:\59\59338.PTD 第18頁 4 230 71 v 五、發明說明（14) 本發明的特點，但本發明的内容並不侷限於以上的細節說 明。相反地，只要在本發明專利申請書中提列的申請專利 範圍以内，且不背離本發明精神之原則下，可對本發明的 細部設計進行不同的修改。

第19頁

Claims (1)

1. 六、申請專利範圍 1. 一種在積 用以規 確 計半導 規 設定該 計負載 規 設定該 負載百 載百分 料累積 料累積 2 ·'.如 料為矽 蝕刻作 3. 如 深溝槽 4. 如 深溝槽 5 如 經配置 體材料 6 ·如 劃深溝 定晶片 體材料 劃該電 等裝置 百分比 劃該電 等虛擬 分比， 比等於 負載百 負載百 申請專 ，而該 業時形 申請專 的尺寸 申請專 之尺寸 申請專 後大致 負載量 申請專 體電路 槽電路 最後設 負載百 路佈局 用溝槽 ;及 路佈局 溝槽處 該虚擬 晶片最 分比減 分比。 利範圍 虛擬溝 成黑石夕 利範圍 大約為 利範圍 大約為 利範圍 上在 曰曰 晶片設計發展進行溝槽設計階段期間 佈局圖型的方法，該方法包括： 計執行溝槽處理程序階段内採用之預 分比； 圖型時，設定多個深溝槽配置區，並 處理階段作業階段内之半導體材料累 圖型時，設定多個虛擬深溝槽區，並 理階段作業階段内之半導體材料累計 溝槽處理階段内之半導體材料累積氟 後設計深溝槽處理階段内之半導體材 除該裝置用溝槽處理階段之半導體材 第1項之方法，其中所稱之半導體材 槽區之尺寸足以防止在任何一次後續 〇 第2項之方法，其中最少有一個虛擬 最小溝槽尺寸之1 . 2倍。 第3項之方法，其中至少有一個虛擬 最小溝槽尺寸之1 . 2至1. 4倍。 第3項之方法，其中之全部虛擬溝槽 片上可提供均勻分佈之溝槽表面半導 利範圍第1項之方法，其中之積體電路晶片

   第20頁 14230 7 j * 六、申請專利範圍 ------ 設計係一動態隨機存取記憶體裝置。 7 ·如申清專利範圍第1項之方法，纟中之積體電路晶片 設計係一裝設在—片邏輯電路晶片上的動態隨機 體裝置。 8. —種用以自一半導體材料基質形成一積體電路晶片之 方法，該積體電路晶片上的裝置含有符合溝槽標準規格之 若干深溝槽，該方法包括： a)確定一個可用以在一半導體材料基質上以蝕刻方法 構成一產品發展之電路設計圖型，此一圖型確定方法包括 下列各步驟： (i)為晶片最後設計中之溝槽配置端定一預計符合 溝槽設置標準之半導體材料負載百分比； ^ C i 1 )在該設計圖型中規劃若干裝置用深溝槽設置 區，'旅確定該等溝槽设置區之裝置用溝槽半導體材料累計 負載百分比；及 (i i i )在該設計圖型中規劃若干虛擬深溝槽設置 區，迆確定該等溝槽設置區之虛擬深溝槽半導體材料累計 負載百分比’該項虛擬溃槽半導體材料累計負載百分比應 等於該晶片袁後設5十案溝槽半^體材料累計負載百分比減 除該之裝置用溝槽半導體材料負載百分比後之百分比值； (b) 將該項發展設計圖型轉移至該產品發展用半導體 材料基質之表面上； (c) 以蝕刻方式處理該圖型’以便在該基質内構成若 干溝槽’並確定一種產品發展階段可使用之溝槽蝕刻作業

   第21頁 M4 2 3 Ο 7 1 六、申請專利範圍 規約， (d) 確定一個設計圖型，該設計圖型相當於一所有該 各溝槽裝置的全部溝槽佈局設計圖，該設計圖型含有至少 一個溝槽的形狀在至少一種參數（包括位置，形狀及大小 尺寸等參數中任一參數）方面與該一設計發展圖型中其他 所有溝槽的該項參數不同； (e) 將該設計圖型移置於一晶片最後設計方案所使用 的半導體材料基質之表面上；及 (f )利用該蝕刻作業規約中至少一個參數依該設計圖 型的佈局圖進行蝕刻處理作業，以便在該最後採用的基質 上形成所需要的各個溝槽。 9.如申請專利範圍第8項的方法，在執行其中之（b)及 (e)兩項圖型移置的作業過程中於該基質表面上形成一層 硬式幕罩。 1 〇.如申請專利範圍第8項的方法，其中該參數係從一個 包括蝕刻時間，蝕刻溫度，蝕刻藥劑的成份，以及蝕刻用 偏壓值等參數之參數組中所選出之一個參數。 1 1 ·如申請專利範圍第8項的方法，其中在步驟（c )和（f) 中之該蝕刻作業包括活性離子蝕刻處理。 1 2 ·如申請專利範圍第1項之方法，其中與該設計圖型有 關的資料係以電子方式加以儲存，而且該等虛擬溝槽之佈 局區係由一電腦程式以電子方式輸入之該晶月最後設計方 案所採用之相關半導體材料預計負載量百分比，以及與該 各裝置用深溝槽區所形成的部份佈局圖型有關的電子輸入

   第22頁 -4 23 0 71 六、申請專利範圍 資料所確定者。 1 3. —種可用以從一個半導體材料基質形專一積體電路 晶片的方法，該積體電路晶片包括：（i )若干溝槽級之含有 深溝槽構造之裝置，以及（i i )至少一個以邏輯裝置佈局方 式構成的邏輯t路裝置，該方法包括： (a) 確定一個設計圖型，用以在一半導體材料基質上 按照該設計圖型蝕刻出該之溝槽級裝置組成的積體電路晶 片，該確定程序包括下列各步驟： (i)確定一溝槽級裝置晶片最後設計方案所採用之 半導體材料預計負載量百分比； (i i )在該設計圖型一部份區域内上佈設與該等深溝 槽級裝置有關之若干深溝槽級裝置設置區；該等深構槽裝 置設置區有一累積溝槽級裝置半導體材料負載量百分比； 及 (i i i)在該設計圖型上另一部份區域内佈設若干虛 擬深溝槽設置區，該等虛擬深溝槽設置區有一累積虛擬溝 槽半導體材料負載量百分比，該等虛擬溝槽區累積半導體 材料負載量百分比應等於該溝槽級裝置預計半導體材料負 載量百分比減除該溝槽級裝置半導體材料負載量百分比後 之百分比值； (b) 將該設計圖移置於該半導體材料基質之一侧表面 上； (c )按照該基質表面上覆蓋之設計圖型進行蝕刻處 理，以形成所需要之溝槽；及

   第23頁 ,423071 六、申請專利範圍 (d)於該基質上之該邏輯裝置佈局圖以形成該邏輯裝 置。 1 4.如申請專利範圍第1 3項之方法，其中該邏輯裝置佈 局包括自一組包括各虛擬主動區域，各虛擬閘控區，以及 淺溝槽隔離區等資料中選出之一些非功能性特區。 1 5.如申請專利範圍第1 4項之方法，其中至少有一部份 虛擬溝槽係位於該溝槽層級上與該邏輯裝置佈設區相對應 之正下方。 1 6.如申請專利範圍第1 3項之方法，其中之（b )項步驟所 稱之移置處理，包括在該基質表面上形成一硬式幕罩的步 驟。 1 7.如申請專利範圍第1 3項之方法，其中之（c )步驟所稱 之蝕刻處理係以利用在另一基質上蝕刻一不同之溝槽設置 圖型時所確定的蝕刻作業規約的方式執行者，該不同之溝 槽設置圖型中至少有一個溝槽區的至少一個特選參數（位 置參數，形狀參數或型號尺碼參數中任一個參數）與（c )步 驟中蝕刻形成的所有其他溝槽之該項特選參數不同，該項 不同的溝槽設置圖型，其溝槽設置區的佈局大致上與步驟 (a )( i i )中所設計之深溝槽裝置各設置區的佈局相同。

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