KR20070071437A - 반도체 소자의 미세 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 라인/스페이스 패턴 형성시 쓰러짐(collapse) 현상을 방지할 수 있도록 하기 위해, 식각 선택비가 서로 다른 감광막을 이용한 건식(dry) 식각을 통해 현상하여 라인/스페이스 형태의 감광막 패턴을 형성함으로써 종횡비(aspect ratio)를 감소시켜 패턴의 쓰러짐 현상을 방지하는 기술이다.
라인/스페이스 패턴, 종횡비
Description
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 단면도.
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히 라인/스페이스 패턴 형성시 쓰러짐(collapse) 현상을 방지할 수 있도록 하는 반도체 소자의 미세 패턴 형성 방법에 관한 기술이다.
일반적으로 반도체 제조공정에서 사용되는 사진 식각 공정은 식각 대상막의 상부에 감광막을 도포하고, 노광 및 현상하여 감광막 패턴을 형성한 후, 그 감광막 패턴을 식각마스크로 사용하는 식각공정으로 상기 식각 대상막의 노출부분을 식각하는 공정이다.
이와 같은 사진 식각 공정을 행함에 있어, 최근 반도체 장치의 집적도가 심화됨에 따라 감광막 패턴을 형성하는 기술이 더욱더 어려워지고 있다.
특히, 패턴의 선폭(dimension)이 감소되어 종횡비(aspect ratio)가 증가함에 따라 라인/스페이스 형태의 밀집 및 독립 패턴이 안정적으로 서 있기 힘든 상황에서, 현상공정시 사용하는 현상액(developer)이나 린스액을 회전에 의해 제거함으로써 액체가 갖는 표면장력으로 인한 패턴의 쓰러짐(collapse) 현상이 심각한 문제로 대두되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 식각 선택비가 서로 다른 감광막을 이용한 건식(dry) 식각을 통해 현상하여 라인/스페이스 형태의 감광막 패턴을 형성함으로써 패턴의 쓰러짐(collapse) 현상을 방지할 수 있도록 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성방법은, 반도체 기판 상부에 제 1 감광막을 형성하는 단계; 라인/스페이스 패턴을 정의하는 노광 마스크로 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴을 형성하는 단계; 구조물 전면에 스핀 코팅(spin coating) 방식으로 제 2 감광막을 형성하는 단계; 제 2 감광막 및 제 1 감광막 패턴을 건식 식각하여 제 2 감광막 패턴을 형성하는 단계; 및 제 2 감광막 패턴을 마스크로 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시 한 단면도이다.
도 1을 참조하면, 반도체 기판(11) 상부에 제 1 감광막(13)을 형성한다.
도 2를 참조하면, 종래와 동일하게 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(15)을 형성한다.
이때, 상기 제 1 감광막 패턴(15)은 최종적으로 원하는 패턴의 위상과 반대의 위상을 갖도록 형성하고, 900~1100Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 구조물 전면에 스핀 코팅(spin coating) 방식으로 제 2 감광막(17)을 형성한다.
이때, 상기 제 2 감광막(17)의 식각 선택비는 상기 제 1 감광막 패턴(15)의 식각 선택비 보다 낮은 물질로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 제 2 감광막(17) 및 상기 제 1 감광막 패턴(15)을 건식 식각하여 제 2 감광막 패턴(19)을 형성한다.
여기서, 상기 제 2 감광막(17)은 상기 제 1 감광막 패턴(15) 보다 식각 선택비가 낮기 때문에, 상기 제 1 감광막 패턴(15)이 먼저 식각되어 상기 반도체 기판(11)이 노출되는 동안 베리어(barrier)로 작용한다.
그리고, 상기 제 2 감광막 패턴(19)은 상기 제 1 감광막 패턴(15)과 위상이 반대인 라인/스페이스 패턴으로 형성된다.
도 5를 참조하면, 상기 제 2 감광막 패턴(19)을 마스크로 상기 반도체 기판(11)을 식각한다.
상기한 바와 같은 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 게 이트, 비트라인, R-Gate, C-HALO, 메탈 라인 등 라인/스페이스 형태를 갖는 모든 패턴 형성에 적용될 수 있으며, 일반적인 경우의 소자분리막(ISO), 랜딩 플러그 콘택(LPC)과 같은 섬(island) 패턴 형성에도 적용될 수 있다. 또한, 컨택홀 패턴 형성에도 적용될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 미세 패턴 형성방법은, 식각 선택비가 서로 다른 감광막을 이용한 건식(dry) 식각을 통해 현상하여 라인/스페이스 형태의 감광막 패턴을 형성함으로써 종횡비(aspect ratio)를 감소시켜 패턴의 쓰러짐 현상을 방지할 수 있는 효과를 제공한다.
그리고, 본 발명은 라인/스페이스 형태의 감광막 패턴을 형성한 후, 반도체 기판을 식각하는 과정을 동시에 진행함으로써 TAT(Turn Around Time)를 단축시킬 수 있는 효과를 제공한다.
또한, 본 발명은 향후 패턴의 사이즈를 더 작게 구현하기 위해 고가의 ArF 장비를 사용해야 하는 시기를 지연시킴으로써 경비를 절감할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판 상부에 제 1 감광막을 형성하는 단계;라인/스페이스 패턴을 정의하는 노광 마스크로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴을 형성하는 단계;상기 구조물 전면에 스핀 코팅(spin coating) 방식으로 제 2 감광막을 형성하는 단계;상기 제 2 감광막 및 상기 제 1 감광막 패턴을 건식 식각하여 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 제 1 감광막은 900~1100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 제 2 감광막은 상기 제 1 감광막보다 식각 선택비가 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 반도체 기판의 상측에 피식각층이 형성됨을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020050134861A KR20070071437A (ko) | 2005-12-30 | 2005-12-30 | 반도체 소자의 미세 패턴 형성방법 |
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| KR1020050134861A KR20070071437A (ko) | 2005-12-30 | 2005-12-30 | 반도체 소자의 미세 패턴 형성방법 |
Publications (1)
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| KR20070071437A true KR20070071437A (ko) | 2007-07-04 |
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| KR1020050134861A KR20070071437A (ko) | 2005-12-30 | 2005-12-30 | 반도체 소자의 미세 패턴 형성방법 |
Country Status (1)
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| KR (1) | KR20070071437A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894102B1 (ko) * | 2007-10-29 | 2009-04-20 | 주식회사 하이닉스반도체 | 고집적화된 반도체 메모리소자의 제조방법 |
| KR101039140B1 (ko) * | 2007-10-26 | 2011-06-03 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리소자의 제조방법 |
-
2005
- 2005-12-30 KR KR1020050134861A patent/KR20070071437A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101039140B1 (ko) * | 2007-10-26 | 2011-06-03 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리소자의 제조방법 |
| KR100894102B1 (ko) * | 2007-10-29 | 2009-04-20 | 주식회사 하이닉스반도체 | 고집적화된 반도체 메모리소자의 제조방법 |
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