JP4562716B2 - 半導体デバイス製造におけるフォトリソグラフィ法 - Google Patents

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Description

本発明は、半導体デバイス製造におけるフォトリソグラフィ法に関し、特に、薄い感光性層による利点が得られると共に、一般的な感光性層及びバッファ／エッチストップ層を使用した場合においても現像／エッチングに要する工程数を減らすことができる、半導体デバイス製造におけるフォトリソグラフィ法に関する。
焦点深度（ＤＯＦ）は、半導体デバイス製造における１つの要素である。一般的に、効果的なＤＯＦは、フォトレジストの厚さ、基板の局所的な位相段差の高さ、及びウェハの中心と端の段差の変化を全て網羅することができる。効果的なＤＯＦによって、残渣や表面損失が殆んどない、又は全くない状態、或いは所望の限界寸法（ＣＤ）以内において半導体デバイスを容易に製造することができる。
フォトレジストがＤＯＦより厚い場合は問題が発生する。例えば、ＤＯＦがフォトレジスト層の厚さの変化量と段差の高さの変化量の加算値より小さいとき、半導体デバイスのパターンに残渣又はＣＤ誤差となって現れる場合がある。それゆえに、薄いフォトレジスト層においてこの問題を解決することが望まれている。このような薄いフォトレジスト層は、例えば、電子ビーム或いは極紫外線（ＥＵＶ）のような低露光量の露光手段を使用する場合に大変好適である。何故なら、それらの露光手段はレジストのコントラスト、解像度、及び溶解度を向上させることができるからである。また、大量生産の目的で、薄いフォトレジスト層と低露光量の露光手段を組み合わせることにより、半導体デバイスの生産処理能力を向上させることができる。
しかしながら、薄いフォトレジスト層を使用すると、結果的に不利益となる場合がある。例えば、薄いフォトレジスト層において、エッチング中に適切な保護処置を行なわないと、エッチングの出来栄えに悪影響を及ぼすことになる。この問題を解決するために、２段階の工程を行なうことが考えられる。例えば、比較的薄い感光性層を厚いバッファ層上に形成する。次に、感光性層を現像して所定のパターンに形成し、それから、感光性層に形成されたパターンに相当するパターンをバッファ層にエッチングする。基板をエッチングするとき、バッファ層はエッチストップ層（マスク）として使用するため、基板に達するには、基板をエッチングする前に２回の除去工程（現像及びエッチング）が必要となる。
従って、この不利益に対処するため、新規であって、かつ改善されたフォトリソグラフィ工程が求められている。
そこで、本発明の目的は、薄い感光性層において利点が得られると共に、一般的な感光性層、及びバッファ／エッチストップ層を使用した場合においても、現像／エッチングに要する工程数を減らすことができる、半導体デバイス製造におけるフォトリソグラフィ法を提供することにある。ここで、説明を容易にするために、添付図面において半導体デバイスの一部を図示し、以下、半導体デバイスは「部分半導体デバイス（ｐａｒｔｉａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）」とも称する。
以下に記載する部分半導体デバイス製造におけるフォトリソグラフィ法により、本発明の目的を達成した。
（１）基板上に感光性層を形成するステップと、所定のパターンを使用して前記感光性層をパターン化するステップと、前記感光性層を現像して基板の一部を露出させ、該露出した基板の一部であって、導体であるシードレイヤを形成するステップと、めっきによって前記シードレイヤの上にのみ、実質的に前記シードレイヤに垂直な厚層をエッチストップレイヤとして形成するステップと、前記基板をエッチングするステップと、を包含する部分半導体デバイス製造のフォトリソグラフィ方法。
（２）前記エッチストップレイヤが、前記シードレイヤより比較的厚いかまたは硬いことを特徴とする前記第（１）項記載の部分半導体デバイス製造のフォトリソグラフィ方法。
（３）さらに、前記エッチストップレイヤを形成した後、前記感光性層の残りの部分を除去するステップを含むことを特徴とする前記第（１）項記載の部分半導体デバイス製造のフォトリソグラフィ方法。
（４）さらに、前記エッチストップレイヤを形成する前に、前記感光性層の残りの部分を除去するステップを含むことを特徴とする前記第（１）項記載の部分半導体デバイス製造のフォトリソグラフィ方法。
（５）前記基板上に感光性層を形成するステップは、ネガ型フォトレジストを選択して感光性層として使用するステップを含むことを特徴とする前記第（１）項記載の部分半導体デバイス製造のフォトリソグラフィ方法。
（６）前記基板上に感光性層を形成するステップは、ポジ型フォトレジストを選択して感光性層として使用するステップを含むことを特徴とする前記第（１）項記載の部分半導体デバイス製造のフォトリソグラフィ方法。
（７）基板上に感光性層を形成するステップと、感光性層を現像して基板の一部を露出させ、前記基板の露出した一部であって、導体であるシードレイヤを形成するステップと、めっきによって前記シードレイヤの上にのみエッチストップレイヤを形成するステップと、前記エッチストップレイヤをマスクとして、前記基板をエッチングするステップと、を包含する部分半導体デバイス製造のフォトリソグラフィ方法。
本発明によれば、薄い感光性層による利点が得られると共に、一般的に現像／エッチングに要する工程数を減らすことができる。
以下、本発明による部分半導体デバイス製造におけるフォトリソグラフィ法の実施例を、図面を用いて説明する。なお、半導体デバイスは、説明を容易にするために、その一部を図示し、以下、部分半導体デバイスとも称する。更に、その各形状は、縮尺比に基づいて図示したのではなく、明白にするために慣例に従って任意に図示したものである。
実施例において、図１に示すように、方法８００は、薄い感光性層による利点が得られると共に、一般的な感光性層とバッファ／エッチストップ層を使用した場合においても現像／エッチングに要する工程数を減らすのに利用することができる。方法８００を用いて部分半導体デバイス９００を製造する一実施例を図２〜図７を参照しながら説明する。当然のことながら、部分半導体デバイス９００は、方法８００を用いて製造されるデバイスの一実施例のみであって、その他の工程（例えば、洗浄など）を以下に記述する工程に追加して実施することができる。
工程８０２において、図２に示すように、感光性層９０６（例えば、フォトレジスト）は下位層９０４の上に形成される。層９０４は、導体として形成することができる。例えば、層９０４は、導電層として形成することができ、層９０２は、層９０４を層９０２の下にある導電性材料（図示せず）に接続するためのビヤ（図示せず）を有する絶縁体層として形成することができる。
感光性層９０６の形成は、レジスト剤（例えば、ポジ型レジスト、或いはネガ型レジスト）の堆積、ポリマー層、及び／又はその他の適当な材料の堆積を含む。本実施例において、感光性層９０６は、ポジ型レジスト材料を使用し、かつ１００〜２０００オングストロームの厚さを有している。レジスト剤は、スピンコート法及び／又はその他の方法で層９０４の表面の上に散布して堆積させることができる。
工程８０４においては、図２と図４に示すように、感光性層９０６の上にパターン９０８を形成し（図２）、感光性層９０６を現像する（図３）。パターンは、ライン、スペース、ホール（例えば、ビア）、アイランド、或いはその他のパターンを含む。フォトレジスト層９０６は、ネガ型フォトレジストで形成されているので、パターン９０８が示す区域は、フォトレジストを除去するために現像される区域である。一旦この区域が除去されると、開口部１０００からその下面にある金属層９０４の金属が露出する。パターン化と現像後、層９０４は、めっきの工程を経て、選択的に層９０４（図４）の露出部分にシード層１１００を形成する。当然のことながら、ある実施例において、層９０４自身をシード層として機能させることによって、シード層形成の必要性をなくすことができる。例えば、層９０４をめっき電極として機能させ、その後、既知の電極めっき法でエッチストップ層１１０２を形成することができる。
工程８０６において、図４に示すように、シード層４００の上に層１１０２を形成することができる。当然のことながら、本実施例において、層１１０２は、層９０６の露出した表面の上に形成されず、シード層１１００の上のみに形成される。層１１０２は、各種の方法を利用して形成することができる。また、形成後は、シード層１１００よりも更に厚く及び／又は硬くなる。後述するように、次のエッチング工程で層１１０２をエッチストップ層（マスク）として使用することができる。そのため、エッチストップ層１１０２の形成に使用される材料は、エッチングされる下位層の組成、及び下位層をエッチングする工程によって決まる。層１１０２は、前述のような多様な工程の１種或いは複数の工程を用いて形成することができる。
工程８０８において、図５に示すように、フォトレジスト層９０６除去することができる。この際、下位層９０４も更に除去することができる。ある実施例において、エッチストップ層１１０２を形成する前にフォトレジスト層９０６を除去する。
工程８１０では、図６に示すように、層１１０２をエッチストップ層として使用して層９０４をエッチングする。エッチング工程においては、ドライエッチング、ウェットエッチング、及び／又はその他のエッチング法を含む１回又は複数回のエッチング工程を行なうことができる。層９０４は、図６では完全にエッチングされたものとして示されているが、必要量の層９０４が除去された場合、或いは露出した層９０４の全てをエッチングする必要がない場合はエッチングを停止させることができる。更に、ある実施例において、フォトレジスト層９０６と層９０４は、１回のみのエッチング工程で除去することができる。工程８１２において、図７に示すように、付加的な加工処理を行なうためにシード層１１００とエッチストップ層１１０２を除去して、層９０４の残りの部分を露出させることができる。このような除去は、化学ウェットエッチング、又はドライエッチング・アッシング（ｄｒｙ ｅｔｃｈ ａｓｈｉｎｇ）処理で行なうことができる。
また、別の実施例において、図８に示すように、図２におけるフォトレジスト層９０６と層９０４の間には、付加層１５００を設置することができる。ある実施例において、層１５００は、シード層とすることができる。また、フォトレジスト層９０６を現像して層１５００の一部を露出させることによって、前述のシード層の形成工程を提供することができる。このような実施例において、シード層１５００をめっき電極として機能させ、その後、既知の電極めっき法でエッチストップ層１１０２を形成することができる。エッチストップ層１１０２を形成すると、残りのネガ型フォトレジスト層を除去し、更に、その下にある金属層と誘電体層を前述のようにエッチングすることができる。
本発明では、既に前述したいくつかの好適な実施例を開示したが、それは本発明を限定するためのものではなく、当然のことながら、この技術に熟知するものなら誰しもが、本発明の精神と範囲内を逸脱せずに各種の変更と修正を加えることができることを認識している。同様に、前述のいくつかの実施例に関する図解と説明の特徴は、他の実施例に関する図解と説明の特徴と結合させることができる。それゆえに、本発明の保護範囲は、当然添付の請求項に限定されたものであると見なすべきである。
本発明の実施例を実施する半導体の製造における方法を示すフローチャートである。 図１の方法を使用して製造する、感光性層に他の層をオーバレイした部分半導体デバイスの一実施例の斜視図である。 パターンに基づいて感光性層を現像した後の部分半導体デバイスの斜視図である。 シード層の上にパターンで定義された第２層を形成した後の図３の部分半導体デバイスの斜視図である。 感光性層の残りの部分を除去した後の図４の部分半導体デバイスの斜視図である。 現像した感光性層の下にある層のエッチングにおいて、第２層をマスクとして使用した後の図５の部分半導体デバイスの斜視図である。 第２層を除去した後の図６の部分半導体デバイスの斜視図である。 図２の部分半導体デバイスの別の実施例の斜視図である。
１００、８００ 方法
１０２、１０４、１０６、１０８、１１０、８０２、８０４、８０６、８０８、８１０、８１２ 工程
２００、９００ 半導体デバイス
２０２、９０２、１５００ 層
２０４、９０４ 下位層
２０６、９０６ 感光性層
３００、９０８ パターン
４００、１１００ シード層
５００、１１０２ エッチストップ層
１０００ 開口部

Claims (7)

  1. 基板上に感光性層を形成するステップと、
    所定のパターンを使用して前記感光性層をパターン化するステップと、
    前記感光性層を現像して基板の一部を露出させ、該露出した基板の一部であって、導体であるシードレイヤを形成するステップと、
    めっきによって前記シードレイヤの上にのみ、実質的に前記シードレイヤに垂直な厚層をエッチストップレイヤとして形成するステップと、
    前記基板をエッチングするステップと、
    を包含する部分半導体デバイス製造のフォトリソグラフィ方法。
  2. 前記エッチストップレイヤが、前記シードレイヤより比較的厚いか又は硬いことを特徴とする請求項１記載の部分半導体デバイス製造のフォトリソグラフィ方法。
  3. さらに、前記エッチストップレイヤを形成した後、前記感光性層の残りの部分を除去するステップを含むことを特徴とする請求項１記載の部分半導体デバイス製造のフォトリソグラフィ方法。
  4. さらに、前記エッチストップレイヤを形成する前に、前記感光性層の残りの部分を除去するステップを含むことを特徴とする請求項１記載の部分半導体デバイス製造のフォトリソグラフィ方法。
  5. 前記基板上に感光性層を形成するステップは、ネガ型フォトレジストを選択して感光性層として使用するステップを含むことを特徴とする請求項１記載の部分半導体デバイス製造のフォトリソグラフィ方法。
  6. 前記基板上に感光性層を形成するステップは、ポジ型フォトレジストを選択して感光性層として使用するステップを含むことを特徴とする請求項１記載の部分半導体デバイス製造のフォトリソグラフィ方法。
  7. 基板上に感光性層を形成するステップと、
    前記感光性層を現像して前記基板の一部を露出させ、該露出した基板の一部であって、導体であるシードレイヤを形成するステップと、
    めっきによって前記シードレイヤの上にのみエッチストップレイヤを形成するステップと、
    前記エッチストップレイヤをマスクとして、前記基板をエッチングするステップと、を包含する部分半導体デバイス製造のフォトリソグラフィ方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080296562A1 (en) * 2007-05-31 2008-12-04 Murduck James M Methods and apparatus for fabricating carbon nanotubes and carbon nanotube devices
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
CN106783120B (zh) * 2016-12-13 2018-03-27 深圳顺络电子股份有限公司 一种电子元件电极的制作方法及电子元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04240729A (ja) * 1991-01-24 1992-08-28 Toshiba Corp パターン形成方法
JPH07263379A (ja) * 1994-03-23 1995-10-13 Sumitomo Electric Ind Ltd 微細構造体の形成方法
JPH08293484A (ja) * 1995-04-20 1996-11-05 Matsushita Electron Corp プラズマ処理方法
JPH10242022A (ja) * 1997-02-25 1998-09-11 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体処理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774164A (en) * 1987-04-06 1988-09-27 Tegal Corporation Chrome mask etch
US5370969A (en) * 1992-07-28 1994-12-06 Sharp Kabushiki Kaisha Trilayer lithographic process
US6445006B1 (en) * 1995-12-20 2002-09-03 Advanced Technology Materials, Inc. Microelectronic and microelectromechanical devices comprising carbon nanotube components, and methods of making same
EP0845288A1 (en) * 1996-11-27 1998-06-03 Thiopaq Sulfur Systems B.V. Process for biological removal of sulphide
KR20010037979A (ko) * 1999-10-21 2001-05-15 박종섭 반도체 소자의 제조방법
TW575786B (en) * 2000-03-14 2004-02-11 Takashi Nishi Exposure controlling photomask and production method thereof
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6774051B2 (en) * 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
US6924081B1 (en) * 2003-07-10 2005-08-02 Marc David Levenson Photosensitive material for immersion photolithography
US6905958B2 (en) * 2003-07-25 2005-06-14 Intel Corporation Protecting metal conductors with sacrificial organic monolayers
KR100681970B1 (ko) * 2005-06-08 2007-02-15 후지쯔 가부시끼가이샤 에칭 내성 막 및 그의 제조 방법, 표면 경화 레지스트 패턴및 그의 제조 방법, 및 반도체 장치 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04240729A (ja) * 1991-01-24 1992-08-28 Toshiba Corp パターン形成方法
JPH07263379A (ja) * 1994-03-23 1995-10-13 Sumitomo Electric Ind Ltd 微細構造体の形成方法
JPH08293484A (ja) * 1995-04-20 1996-11-05 Matsushita Electron Corp プラズマ処理方法
JPH10242022A (ja) * 1997-02-25 1998-09-11 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体処理方法

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