KR100681970B1 - 에칭 내성 막 및 그의 제조 방법, 표면 경화 레지스트 패턴및 그의 제조 방법, 및 반도체 장치 및 그의 제조 방법 - Google Patents

에칭 내성 막 및 그의 제조 방법, 표면 경화 레지스트 패턴및 그의 제조 방법, 및 반도체 장치 및 그의 제조 방법 Download PDF

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Abstract

본 발명은, 에칭 내성이 뒤떨어지는 레지스트 패턴의 표면을 에칭 내성이 강화되도록 경화시켜, 미세하며 고정밀한 패턴 형성에 바람직한 표면 경화 레지스트 패턴 및 그의 효율적인 제조 방법 등을 제공하는 것을 목적으로 한다. 본 발명의 표면 경화 레지스트 패턴의 제조 방법은, 표면이 에칭 내성을 갖는 표면 경화 레지스트 패턴의 제조 방법이며, 유기 화합물을 레지스트 패턴 위에 선택적으로 퇴적시키는 것을 특징으로 한다. 상기 퇴적이 유전 가스의 플라즈마를 이용하여 행해지는 형태, 상기 퇴적이, 기재 위에 퇴적된 유기 화합물과 피처리 대상이 대향 배치되어 행해지는 형태, 상기 유전 가스의 플라즈마가, 기재에서 유기 화합물이 퇴적된 측과는 반대측에서 도입되는 형태 등이 바람직하다.
표면 경화 레지스트 패턴, 에칭 내성, 유전 가스, 플라즈마, 퇴적

Description

에칭 내성 막 및 그의 제조 방법, 표면 경화 레지스트 패턴 및 그의 제조 방법, 및 반도체 장치 및 그의 제조 방법 {ETCHING RESISTANT FILM, PROCESS FOR PRODUCING THE SAME, SURFACE CURED RESIST PATTERN, PROCESS FOR PRODUCING THE SAME, SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 피처리 표면, 레지스트 막 표면 내지 미세 가공용 레지스트 패턴 표면의 에칭 내성의 향상에 관한 것이고, 더욱 상세하게는 에칭 내성이 뒤떨어지는 바탕층 위에 에칭 내성을 갖는 마스크재 등으로서 바람직하게 설치하는 것이 가능한 에칭 내성 막 및 그의 효율적인 제조 방법, 에칭 내성이 뒤떨어지는 레지스트 패턴의 표면을 에칭 내성이 강화되도록 경화시켜, 미세하고 고정밀한 패턴 형성에 바람직한 표면 경화 레지스트 패턴 및 그의 효율적인 제조 방법, 및 미세하고 고정밀한 배선 패턴을 가지고 고성능이며 고품질인 반도체 장치 및 그의 효율적인 제조 방법에 관한 것이다.
반도체 집적 회로(LSI)의 미세화에 따라서, 노광 광원도 단파장화되고 있고, 90 nm 노드의 장치에는 불화 아르곤(ArF) 엑시머 레이저(파장 193 nm)가 사용된다. 노광 광원의 단파장화에 대응하기 위해서, 미세 가공을 담당하는 레지스트 재료도 종래의 페놀계 재료로부터 단파장 영역에서 보다 투명성이 높은 아크릴계 재료로 변화되고 있다. 이후, 65 nm 노드의 장치에는 불소(F2) 엑시머 레이저(파장 157 nm)가 사용된다고 되어 있고, 이러한 미세 가공을 가능하게 하는 레지스트 재료로서, 최근 불소 함유 노르보르넨계, 아크릴계 레지스트 등이 활발히 개발되고 있다.
그런데, 이들 단파장 대응의 아크릴계 레지스트나 노르보르넨계 레지스트 등의 ArF(불화 아르곤) 엑시머 레이저 리소그래피에 사용되는 레지스트 등의 경우, 종래의 페놀계 레지스트에 비해, 가공시의 플라즈마 에칭 내성이 뒤떨어진다는 문제가 있다. 이 때문에, 종래부터 상기 ArF(불화 아르곤) 엑시머 레이저 리소그래피에 사용되는 레지스트의 에칭 내성을 향상시키기 위해서, 상기 레지스트의 기재 수지에, 리소그래피 수행시의 파장 영역에서의 흡광 계수가 낮은 다환성 지환족을 도입한 것 등이 제안되어 있다. 그러나, 이들 레지스트의 경우, 종래의 페놀계 레지스트와 동등한 투명성과 에칭 내성을 얻는 것이 곤란하다는 문제가 있다. 또한, ArF(불화 아르곤) 엑시머 레이저 리소그래피에 사용되는 레지스트 등의 경우, 에칭 내성이 충분하지 않기 때문에, LSI 가공시에 트리 레벨 등의 하드 마스크를 이용한 복잡한 가공 공정을 채용해야만 한다는 문제가 있다. 이러한 복잡한 다층 공정에 상관없이 Si 함유 레지스트를 이용한 2층 레지스트법도 알려져 있지만, 이 경우, 에칭시에 Si 함유층에 SiO2 등이 잔사로서 생긴다는 문제가 있어, 실용화에는 이르고 못하였다. 한편, 이온 빔 조사에 의해 실리콘 수지를 레지스트 위에 퇴적시키는 기술(예를 들면 특허 문헌 1 참조) 등도 제안되어 있지만, 이 경우도 상기 2층 레지스트법과 동일하게 에칭시에 잔사가 생긴다는 문제가 있다.
따라서, 에칭시에 쓸때없는 잔사 등을 발생시키지 않고, 각종 피처리 표면, 레지스트 막 표면 내지 미세 가공용 레지스트 패턴 표면 등의 에칭 내성을 향상시킬 수 있는 기술은 아직 제공되지 않은 것이 현실이다. 또한, 복잡한 가공 공정을 필요로 하지 않고, ArF(불화 아르곤) 엑시머 레이저 리소그래피에 사용되는 레지스트 등을 마스크로서 이용하여 에칭 처리 가능한 기술은 아직 제공되지 않은 것이 현실이다.
특허 문헌 1
일본 특허 공개 (평)8-31720호 공보
본 발명은, 에칭 내성이 뒤떨어지는 바탕층 위(피처리 표면)에 에칭 내성 등의 마스크재 등으로서 바람직하게 설치하는 것이 가능한 에칭 내성 막 및 그의 효율적인 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 에칭 내성이 뒤떨어지는 레지스트 패턴의 표면을 에칭 내성이 강화되도록 경화시켜, 미세하고 고정밀한 패턴 형성에 바람직한 표면 경화 레지스트 패턴 및 그의 효율적인 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 미세하고 고정밀한 배선 패턴을 가지고 고성능이며 고품질인 반도체 장치 및 그의 효율적인 제조 방법을 제공하는 것을 목적으로 한다.
<발명의 개시>
본 발명의 표면 경화 레지스트 패턴의 제조 방법은, 표면이 에칭 내성을 갖는 표면 경화 레지스트 패턴의 제조 방법이며, 유기 화합물을 레지스트 패턴 위에 선택적으로 퇴적시킨다. 그 결과, 상기 레지스트 패턴의 표면에 에칭 내성을 갖는 막이 형성되고, 표면이 에칭 내성을 갖는 표면 경화 레지스트 패턴이 제조된다. 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 따르면, 예를 들면 ArF 엑시머광 대응의 포토레지스트 패턴, 즉 일반적으로 에칭 내성이 뒤떨어진다고 되어 있는 레지스트 패턴 위에, 선택적으로 상기 유기 화합물로서의 페놀계 수지 등의 방향족수지를 퇴적시킴으로써, 표면의 에칭 내성이 보다 향상된 표면 경화 레지스트 패턴이 제조된다.
본 발명의 표면 경화 레지스트 패턴은 상기 표면 경화 레지스트 패턴의 제조 방법에 의해 제조된다. 얻어진 표면 경화 레지스트 패턴은, 그의 표면이 에칭 내성을 갖도록 경화되어 있기 때문에, 상기 레지스트 패턴을 마스크로서 이용하여 상기 레지스트 패턴의 바탕층을 에칭 등을 행하여 패턴화 등을 행하는데 바람직하고, 미세하고 고정밀한 패턴화를 행할 수 있다.
본 발명의 에칭 내성 막의 제조 방법은, 표면이 에칭 내성을 갖는 에칭 내성 막의 제조 방법이며, 유기 화합물을 피처리 대상 위에 선택적으로 퇴적시킨다. 그 결과, 상기 피처리 대상의 표면에 에칭 내성을 갖는 막이 선택적으로 형성되기 때문에, 에칭 내성을 부여하고자 하는 부위에 원하는 형상으로 에칭 내성 막을 형성할 수 있고, 상기 부위의 내구성, 수명 등이 대폭 향상된다. 또한, 본 발명의 에칭 내성 막의 제조 방법에 따르면, 에칭 내성 막을 원하는 형상으로 선택적으로 형성할 수 있기 때문에, 반도체 장치에 있어서의 층간 절연막 등을 비롯한 임의의 형상의 막이 쉽게 형성된다. 본 발명의 에칭 내성 막의 제조 방법에 의해 얻어진 에칭 내성 막은, 에칭 내성이 요구되는 환경하 등에 있어서의 사용에 특히 바람직하 다.
본 발명의 에칭 내성 막은 바탕층 위에 형성되고, 동일한 조건하에서의 상기 표층의 에칭 속도(nm/s)와 상기 바탕층의 에칭 속도(nm/s)의 비(바탕층/표층)가 1.1 이상이다. 상기 에칭 내성 막은 상기 바탕층보다 상대적으로 에칭 내성이 우수하기 때문에, 에칭 내성이 요구되는 환경하 등에서의 사용에 특히 바람직하다.
본 발명의 반도체 장치의 제조 방법은, 바탕층 위에 레지스트 패턴을 형성한 후, 상기 레지스트 패턴 위에 유기 화합물을 선택적으로 퇴적시킴으로써, 표면 경화 레지스트 패턴을 형성하는 레지스트 패턴 표면 경화화 공정과, 상기 표면 경화 레지스트 패턴을 마스크로서 에칭을 행함으로써 상기 바탕층을 패턴화하는 패턴화 공정을 포함한다. 상기 반도체 장치의 제조 방법에 있어서는, 상기 레지스트 패턴 표면 경화화 공정에서, 상기 바탕층 위에 레지스트 패턴이 형성된 후, 상기 레지스트 패턴 위에 유기 화합물이 선택적으로 퇴적되어, 표면 경화 레지스트 패턴이 형성된다. 상기 패턴화 공정에 있어서, 상기 표면 경화 레지스트 패턴을 마스크로 하여 에칭이 행해져, 상기 바탕층이 패턴화된다. 그 결과, 상기 바탕층에 미세하고 고정밀한 배선 패턴 등이 형성된다.
본 발명의 반도체 장치는 상기 반도체 장치의 제조 방법에 의해 제조된다. 상기 반도체 장치는 상기 반도체 장치의 제조 방법에 의해 제조되기 때문에, 미세하고 고정밀한 배선 패턴 등을 가지고, 고품질이며 각종 용도ㆍ분야에서 바람직하게 사용 가능하다.
도 1은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 1)이며, 플라즈마 분위기 중에서 기재 위에 퇴적된 유기 화합물을 레지스트 패턴과 대향 배치시킨 상태를 나타내는 개략도이다.
도 2는 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 2)이며, 기재 위에 퇴적된 유기 화합물로부터 상기 유기 화합물이 레지스트 패턴 위에 퇴적되어 가는 상태를 나타내는 개략도이다.
도 3은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 3)이며, 기재 위에 퇴적된 유기 화합물로부터 상기 유기 화합물이 레지스트 패턴 위에 퇴적된 상태를 나타내는 개략도이다.
도 4는 본 발명의 에칭 내성 막의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 1)이며, 플라즈마 분위기 중에서 기재 위에 퇴적된 유기 화합물을 피처리 표면과 대향 배치시킨 상태를 나타내는 개략도이다.
도 5는 본 발명의 에칭 내성 막의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 2)이며, 기재 위에 퇴적된 유기 화합물로부터 상기 유기 화합물이 피처리 표면 위에 퇴적되어 가는 상태를 나타내는 개략도이다.
도 6은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 1)이며, 플라즈마 분위기 중에서 패턴상 관통 구멍을 갖는 기재 위에 퇴적된 유기 화합물을 레지스트 패턴과 대향 배치시킨 상태를 나타내는 개략도이다.
도 7은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 2)이며, 패턴상 관통 구멍을 갖는 기재 위에 퇴적된 유기 화합물로부터 상기 유기 화합물이 레지스트 패턴 위에 퇴적되어 가는 상태를 나타내는 개략도이다.
도 8은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 있어서의 공정의 일례를 설명하기 위한 도면(그의 3)이며, 패턴상 관통 구멍을 갖는 기재 위에 퇴적된 유기 화합물로부터 상기 유기 화합물이 레지스트 패턴 위에 퇴적된 상태를 나타내는 개략도이다.
도 9A 및 도 9B는 본 발명의 반도체 장치의 일례인 FLASH EPROM을 설명하기 위한 상면도이다.
도 10A 내지 도 10C는 본 발명의 반도체 장치의 제조 방법에 관한 일례인 FLASH EPROM의 제조 방법을 설명하기 위한 단면 개략도(그의 1)이다.
도 11D 내지 도 11F는 본 발명의 반도체 장치의 제조 방법에 관한 일례인 FLASH EPROM의 제조 방법을 설명하기 위한 단면 개략도(그의 2)이다.
도 12G 내지 도 12I는 본 발명의 반도체 장치의 제조 방법에 관한 일례인 FLASH EPROM의 제조 방법을 설명하기 위한 단면 개략도(그의 3)이다.
도 13A 내지 도 13C는 본 발명의 반도체 장치의 제조 방법에 관한 다른 일례인 FLASH EPROM의 제조 방법을 설명하기 위한 단면 개략도이다.
도 14A 내지 도 14C는 본 발명의 반도체 장치의 제조 방법에 관한 다른 일례인 FLASH EPROM의 제조 방법을 설명하기 위한 단면 개략도이다.
도 15A 내지 도 15D는 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의 해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 일례를 설명하기 위한 단면 개략도이다.
도 16은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 1)을 설명하기 위한 단면 개략도이다.
도 17은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 2)를 설명하기 위한 단면 개략도이다.
도 18은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 3)을 설명하기 위한 단면 개략도이다.
도 19는 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 4)를 설명하기 위한 단면 개략도이다.
도 20은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 5)를 설명하기 위한 단면 개략도이다.
도 21은 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 얻은 표면 경화 레지스트 패턴을 자기 헤드의 제조에 응용한 다른 예의 공정(그의 6)을 설명하기 위한 단면 개략도이다.
도 22는 도 16 내지 도 21의 공정에서 제조된 자기 헤드의 일례를 나타내는 평면도이다.
도 23은 본 발명의 에칭 내성 막의 제조 방법에 의해 얻은 에칭 내성 막을 이용한 본 발명의 반도체 장치의 일례를 나타내는 개략 설명도이다.
<발명을 실시하기 위한 최선의 형태>
(표면 경화 레지스트 패턴 및 그의 제조 방법, 및 에칭 내성 막 및 그의 제조 방법)
본 발명의 표면 경화 레지스트 패턴의 제조 방법은, 표면이 에칭 내성을 갖는 표면 경화 레지스트 패턴의 제조 방법이며, 유기 화합물을 레지스트 패턴 위에 선택적으로 퇴적시킨다. 본 발명의 에칭 내성 막의 제조 방법은, 표면이 에칭 내성을 갖는 에칭 내성 막의 제조 방법이며, 유기 화합물을 피처리 대상 위에 선택적으로 퇴적시킨다. 상기 표면 경화 레지스트 패턴의 제조 방법과 상기 에칭 내성 막의 제조 방법은, 상기 유기 화합물을 퇴적시키는 대상이, 전자의 경우에는 상기 레지스트 패턴이고, 후자의 경우에는 상기 피처리 표면인 점에서 상이하다.
또한, 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 제조되는 표면 경화 레지스트 패턴은 에칭 내성을 갖지만, 상기 에칭 내성은, 그 자체가 에칭 내성을 갖는 상기 유기 화합물 등에서 기인하여 발현된 것일 수도 있고, 상기 유기 화합물 등은 에칭 내성을 가지고 있지 않지만, 결과로서 발현된 것일 수도 있다. 또한, 본 발명의 에칭 내성 막의 제조 방법에 의해 제조되는 에칭 내성 막은 에칭 내성을 갖지만, 상기 에칭 내성은, 그 자체가 에칭 내성을 갖는 상기 유기 화합물 등에서 기인하여 발현된 것일 수도 있고, 상기 유기 화합물 등은 에칭 내성을 가지고 있지 않지만, 결과로서 발현된 것일 수도 있다.
본 발명의 표면 경화 레지스트 패턴은 본 발명의 상기 표면 경화 레지스트 패턴의 제조 방법에 의해 바람직하게 제조되고, 본 발명의 에칭 내성 막은 본 발명의 상기 에칭 내성 막의 제조 방법에 의해 바람직하게 제조된다. 이하, 상기 표면 경화 레지스트 패턴 및 상기 에칭 내성 막에 대해서는, 상기 표면 경화 레지스트 패턴의 제조 방법 및 상기 에칭 내성 막의 제조 방법의 설명을 통해 그 내용을 설명한다.
-유기 화합물-
상기 유기 화합물로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 그 자체가 에칭 내성을 갖는 것이 바람직하고, 예를 들면 환상 탄화수소 구조 및 헤테로 환상 구조 중 어느 하나 이상을 포함하는 것을 바람직하게 들 수 있다.
상기 유기 화합물의 구체예로서는, 노볼락 수지, 폴리비닐페놀 수지, 폴리스티렌 수지, 비닐벤조산 수지, 폴리비닐피리딘 수지, 폴리노르보르넨 수지, 폴리비닐아다만탄 수지, 폴리 p-히드록시페닐아크릴레이트, 폴리 p-히드록시페닐메타크릴레이트, 이들의 유도체, 공중합체 등을 바람직하게 들 수 있다.
이들은 1종 단독으로 사용할 수도 있고, 2종 이상을 병용할 수도 있다. 이들 중에서도 노볼락 수지, 폴리비닐페놀 수지 및 폴리스티렌 수지로부터 선택되는 1종 이상이 바람직하다.
상기 유기 화합물로서는, 상술한 수지와 같은 고분자 화합물로 한정되지 않고, 저분자 화합물일 수도 있다.
상기 유기 화합물이 상기 고분자 화합물인 경우, 그의 분자량으로서는 중량 평균 분자량(Mw)으로 500 내지 500000인 것이 바람직하고, 1000 내지 100000인 것이 보다 바람직하다.
상기 유기 화합물로서는, 상술한 바와 같이 그 자체가 에칭 내성을 갖는 유기 화합물인 것이 바람직하지만, 그 자체가 에칭 내성을 가지고 있지 않더라도, 에칭 내성을 갖는 화합물이 부가되어 이루어지는 유기 화합물일 수도 있고, 이 경우, 예를 들면 에칭 내성을 갖지 않는 수지에 에칭 내성을 갖는 화합물이 그의 측쇄에 결합되어 이루어지는 것 등을 들 수 있다.
상기 에칭 내성을 갖지 않는 수지로서는 특별히 제한은 없고, 공지된 범용 수지 등을 들 수 있다.
상기 에칭 내성을 갖는 화합물로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예를 들면 방향족 화합물, 지환족 화합물, 헤테로 환상 화합물 등을 바람직하게 들 수 있다. 이들은 1종 단독으로 사용할 수도 있고, 2종 이상을 병용할 수도 있다.
상기 방향족 화합물로서는, 예를 들면 벤젠 유도체 등을 들 수 있다.
상기 지환족 화합물로서는, 예를 들면 시클로알칸류 등을 들 수 있다.
상기 헤테로 환상 화합물로서는, 예를 들면 피롤리딘, 피리딘, 이미다졸, 옥사졸, 모르폴린, 피롤리돈 등의 질소 함유 환상 화합물, 푸란, 피란, 오탄당, 육탄당 등을 포함하는 다당류 등의 산소 포함 환상 화합물 등을 들 수 있다.
또한, 상기 유기 화합물이, 에칭 내성을 갖지 않는 수지에 에칭 내성을 갖는 화합물이 그의 측쇄에 결합하여 이루어지는 것인 경우, 상기 에칭 내성을 갖는 화합물의 몰 함유율로서는 특별히 제한없고, 목적에 따라서 적절하게 선택할 수 있지만, 높은 에칭 내성을 필요로 하는 경우에는 5 몰％ 이상인 것이 바람직하고, 10 몰％ 이상인 것이 보다 바람직하다. 또한, 상기 몰 함유율은, 예를 들면 NMR 등을 이용하여 측정할 수 있다.
상기 유기 화합물이 에칭 내성을 갖는 경우, 그의 에칭 내성으로서는, 상기 유기 화합물에 의한 막이 형성되는 대상인 바탕층(예를 들면 피처리 표면, 레지스트 패턴 등)의 에칭 내성보다 높다면 특별히 제한은 없지만, 예를 들면 동일한 조건하에서의 상기 유기 화합물의 에칭 속도(nm/s)와 상기 바탕층의 에칭 속도(nm/s)와의 비(바탕층/유기 화합물)가 1.1 이상인 것이 바람직하고, 1.2 이상인 것이 보다 바람직하며, 1.3 이상인 것이 특히 바람직하다.
또한, 상기 에칭 속도(nm/s)는, 예를 들면 공지된 에칭 장치를 이용하여 소정 시간 에칭 처리를 행하여 시료의 막 감소량을 측정하여, 단위 시간당 막 감소량을 산출함으로써 측정할 수 있다.
또한, 상기 유기 화합물에는, 본 발명의 효과를 저해하지 않는 범위에서 목적에 따라서 적절하게 선택한 그 밖의 성분을 첨가시킬 수도 있다.
- 레지스트 패턴 및 피처리 표면 -
상기 레지스트 패턴의 재료로서는 특별히 제한은 없고, 공지된 레지스트 재료 중에서 목적에 따라서 적절하게 선택할 수 있고, 네가티브형, 포지티브형 중 어느 것일 수 있으며, 예를 들면 g선, i선, KrF 엑시머 레이저, ArF 엑시머 레이저, F2 엑시머 레이저, 전자선 등으로 노광 가능하며 패턴화 가능한 g선 레지스트, i선 레지스트, KrF 레지스트, ArF 레지스트, F2 레지스트, 전자선 레지스트 등을 바람직하게 들 수 있다. 이들은 화학 증폭형일 수도 있고, 비화학 증폭형일 수도 있다.
이들 레지스트 패턴의 재료 중에서도, 미세한 패턴화를 행하는 관점에서는, 비방향족계 수지로부터 선택되는 1종 이상에 의한 재료가 바람직하고, 상기 재료의 ArF 레지스트, F2 레지스트 등이 보다 바람직하다. 상기 비방향족계 수지로서는, 지환족계 수지가 바람직하고, 상기 지환족계 수지 중에서도 아크릴계 수지, 노르보르넨계 수지 및 불소계 수지로부터 선택되는 것이 바람직하다.
또한, 상기 레지스트 패턴의 재료의 바람직한 구체예로서는, 상기 ArF 레지스트로서, 노볼락계 레지스트, PHS계 레지스트, 아크릴계 레지스트, 아다만틸기를 측쇄에 갖는 아크릴계 레지스트, 시클로올레핀-말레산 무수물계(COMA계) 레지스트, 시클로올레핀계 레지스트, 하이브리드계(지환족 아크릴계-COMA계 공중합체) 레지스트 등을 들 수 있고, 상기 F2 레지스트로서, 불소화 노르보르넨계 레지스트, 불소화 아크릴계 레지스트, 시아노화 아크릴계 레지스트 등을 들 수 있다. 이들은 불소 수식될 수도 있다.
상기 레지스트 패턴의 형성 방법, 크기, 두께 등에 대해서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있다.
상기 레지스트 패턴의 형성 방법으로서는 공지된 방법을 채용할 수 있고, 예를 들면 상기 레지스트 패턴의 재료, 즉 레지스트 재료를 용해시킨 도포액을 바탕(층), 예를 들면 기판 등의 표면에 도포하고, 선택적으로 노광하여 현상 등 수행하며, 필요에 따라서 예비베이킹, 노광 베이킹 등을 행함으로써 원하는 패턴을 형성할 수 있다.
상기 바탕(층)으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있으며, 각종 기재를 들 수 있고, 그 중에서도 에칭 처리에 의한 패턴화를 행하는 것 등을 바람직하게 들 수 있고, 예를 들면 실리콘 웨이퍼 등의 기판, 각종 산화 막 등을 바람직하게 들 수 있다.
상기 노광으로서는 특별히 제한은 없고, 공지된 광원, 노광 장치 등을 이용하여 바람직하게 행할 수 있다.
상기 현상으로서는 특별히 제한은 없고, 공지된 알칼리 현상 등에 의해 행할 수 있다.
상기 예비베이킹 및 상기 노광 베이킹으로서는, 조건 등에 대하여 특별히 제한은 없고, 예를 들면 온도는 70 내지 150 ℃ 정도이며, 90 내지 130 ℃가 바람직하고, 시간은 10 초 내지 5 분 정도이며, 40 초 내지 100 초가 바람직하다.
상기 레지스트 패턴의 두께로서는, 가공 대상인 바탕(층), 에칭 조건 등에 따라서 다르므로 일괄적으로 규정할 수 없어 적절하게 결정되지만, 일반적으로 0.1 내지 500 ㎛ 정도이다.
상기 피처리 표면으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예를 들면 패턴화를 행하는 것이 필요한 표면, 에칭 처리를 행하는 것이 필요한 표면, 내구성을 향상시킬 필요가 있는 표면, 건조 공정에 의해 피막을 형성할 필요가 있는 표면 등의 각종 표면을 들 수 있다.
- 퇴적 -
상기 퇴적 방법으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예를 들면 유전(誘電) 가스의 플라즈마를 이용하여 행하는 방법 등이 바람직하다.
상기 퇴적을 상기 유전 가스의 플라즈마를 이용하여 행하는 경우에는, 상기 유기 화합물을 퇴적시키는 대상인, 상기 레지스트 패턴의 표면 및 상기 피처리 표면이, 상기 플라즈마에 의해 에칭되지 않도록 하는 것이 바람직하다.
상기 레지스트 패턴의 표면 및 상기 피처리 표면이 상기 플라즈마에 의해 에칭되지 않도록 하는 방법으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예를 들면 플라즈마 존재하에, 기재 위에 퇴적된 상기 유기 화합물과 상기 레지스트 패턴 또는 상기 피처리 대상을 대향 배치시키는 방법 등을 특히 바람직하게 들 수 있다. 또한, 이 경우, 상기 레지스트 패턴 또한 상기 피처리 대상을 상기 플라즈마에 의해 에칭되지 않도록 하는 (보호하는) 관점에서는, 상기 유기 화합물이 기재 위에 퇴적되어 있는 것이 바람직하다.
상기 기재로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 상기 플라즈마를 차폐 가능한 것이 바람직하며, 예를 들면 세라믹 등을 바람직하게 들 수 있다. 또한, 상기 기재의 형상으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있으며, 예를 들면 기판상 등을 바람직하게 들 수 있고, 이들에는 패턴상으로 형성된 관통 구멍이 형성되어 있을 수도 있다. 상기 기재에 상기 관통 구멍이 형성되어 있으면, 상기 퇴적을 효율적으로 행할 수 있다.
상기 유전 가스의 플라즈마의 발생, 도입 등에 대해서는 특별히 제한은 없고, 공지된 방법에 따라서 행할 수 있다.
상기 발생은, 예를 들면 공지된 플라즈마 발생 장치를 사용하여 바람직하게 행할 수 있고, 예를 들면 RIE, ICP, 헬리콘 등을 사용하여 바람직하게 행할 수 있다.
상기 도입은, 상기 기재에 퇴적된 상기 유기 화합물을 상기 레지스트 패턴의 표면 또는 상기 피처리 표면과 대향하도록 배치시킨 경우, 상기 기재측에서, 즉 상기 유기 화합물이 퇴적된 측과는 반대측에서 행하는 것이 바람직하다.
상기 플라즈마의 유전 가스로서는 특별히 제한은 없고, 공지된 것 중에서 적절하게 선택할 수 있으며, 예를 들면 산소, 프레온, 아르곤, 질소 등을 들 수 있다. 이들은 1종 단독으로 사용할 수도 있고, 2종 이상을 병용할 수도 있다.
상기 대향 배치시의, 상기 기재 위에 퇴적된 상기 유기 화합물과, 상기 레지스트 패턴 또는 상기 피처리 대상과의 간극(갭)으로서는 특별히 제한은 없고, 상기 기재의 크기, 상기 레지스트 패턴 또는 피처리 표면의 크기 등에 따라서 적절하게 선택할 수 있지만, 예를 들면 1 내지 50000 ㎛가 바람직하고, 10 내지 1000 ㎛가 보다 바람직하다.
상기 간극(갭)이 상기 수치 범위 내에 없으면, 상기 퇴적을 효율적으로 행할 수 없는 경우가 있다.
이상, 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 본 발명의 표면 경화 레지스트 패턴이 제조되고, 본 발명의 에칭 내성 막의 제조 방법에 의해 본 발명의 에칭 내성 막이 제조된다.
본 발명의 표면 경화 레지스트 패턴은, 상기 레지스트 패턴이 형성된 기재(기판) 등을 바닥부로 하였을 때, 정상부에 상당하는 표면, 즉 상기 표면 경화 레지스트 패턴에 있어서의 벽부를 제외한 표면에, 상기 유기 화합물이 퇴적되어 막 내지 층(이하, 「표면 경화층」)이 형성된 구조를 갖는다.
상기 표면 경화층이 상기 유기 화합물을 함유하는 지 함유하지 않는 지에 대해서는, 예를 들면 상기 표면 경화층에 대하여 IR 흡수 스펙트럼을 분석하는 것 등에 의해 확인할 수 있다.
본 발명의 표면 경화 레지스트 패턴에서의 상기 표면 경화층, 또는 본 발명의 에칭 내성 막의 형상, 구조, 두께, 크기 등에 대하여 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있으며, 상기 형상으로서는 평막상, 패턴상 등을 들 수 있고, 상기 구조로서는, 상기 유기 화합물을 1종 단독으로 사용 또는 2종 이상을 병용하여 형성된, 단층 구조 및 적층 구조 중 어느 것일 수 있으며, 상기 두께나 상기 크기로서는, 그 후의 에칭 처리 조건 등에 따라서 적절하게 선택할 수 있다.
본 발명의 표면 경화 레지스트 패턴에서의 상기 표면 경화층, 또는 본 발명의 에칭 내성 막의 에칭 내성으로서는 특별히 제한은 없지만, 예를 들면 동일한 조건하에 측정한 경우에 있어서의, 상기 표면 경화층의 에칭 속도(nm/s)와 상기 표면 경화층의 하층인 레지스트 패턴의 에칭 속도(nm/s)와의 비(레지스트 패턴/표면 경화층)가, 또는 상기 에칭 내성 막의 에칭 속도(nm/s)와 상기 에칭 내성 막의 바탕(층)의 에칭 속도(nm/s)와의 비(바탕(층)/에칭 내성 막)가 1.1 이상인 것이 바람직하고, 1.2 이상인 것이 보다 바람직하며, 1.3 이상인 것이 특히 바람직하다.
또한, 상기 에칭 속도(nm/s)는, 예를 들면 공지된 에칭 장치를 이용하여 소정 시간 에칭 처리를 행하고, 시료의 막 감소량을 측정하여 단위 시간당 막 감소량을 산출함으로써 측정할 수 있다.
여기서, 본 발명의 표면 경화 레지스트 패턴의 제조 방법의 일례에 대하여, 이하에 도면을 참조하면서 설명한다.
도 1에 나타낸 바와 같이, 바탕층(기재)(1) 위에, 상기 ArF 레지스트 등의 레지스트재를 용해시킨 도포액을 도포하여 레지스트 막을 형성한 후, 상기 레지스트 막에 대하여 원하는 형상으로 노광을 행하며, 현상, 예비베이킹 등을 행함으로써 레지스트 패턴(2)를 형성한 후, 상기 레지스트 패턴(2)의 정상부(벽부를 제외한 부분)에 대향하도록 하여, 실리콘 기판 등의 기판(5) 위에 퇴적시켜 형성한, 노볼락 수지, 폴리비닐페놀 수지, 폴리스티렌 수지 등의 상기 유기 화합물의 층(막)(6)(이하, 이 적층물을 「타겟」이라 함)을, 평행 평판형 RIE 장치 내에서 일정한 간극(갭)을 두어 배치시킨다. 또한, 기판(5)에서의, 상기 유기 화합물의 층(막)(6)이 형성된 측과는 반대측, 즉 기판(5)가 노출되는 측에서 O2 가스 등의 상기 유전 가스의 플라즈마를 도입시킨다.
그렇게 하면, 도 2에 나타낸 바와 같이, 상기 플라즈마는 레지스트 패턴(2)측을 향해 느리게 이동하지만, 기판(5)의 위치까지 도달하면, 일단 기판(5)에 의해 차폐되어, 그의 진행이 방해된다. 또한, 기판(5)에 의해 차폐된 상기 플라즈마는, 기판(5)의 주측(周側)면으로부터 상기 유기 화합물의 층(막)(6)의 표면측을 휘감아, 그의 일부가 상기 유기 화합물의 층(막)(6)의 표면과 접촉한다. 그렇게 되면, 상기 접촉을 받은, 상기 유기 화합물의 층(막)(6)의 표면에서 상기 유기 화합물의 입자(6a)가 이탈한다. 이 때, 상기 유기 화합물의 층(막)(6)을 레지스트 패턴(2)의 상측에 배치시켜 두면, 이탈된 상기 유기 화합물의 입자(6a)가 레지스트 패턴(2)의 정상부(벽부를 제외한 부분)를 향해 이동한다. 또한, 이동한 상기 유기 화합물의 입자(6a)는 바탕층(기재)(1) 위에는 퇴적하지 않고, 레지스트 패턴(2)와의 상호 작용에 의해 레지스트 패턴(2)의 정상부(벽부를 제외한 부분)에 퇴적한다.
소정 시간(예를 들면 5 분간)이 경과한 후, 도 3에 나타낸 바와 같이, 레지스트 패턴(2)의 정상부(벽부를 제외한 부분) 표면에 상기 유기 화합물이 퇴적됨으로써, 에칭 내성을 갖는 표면 경화층(10)이 형성된다. 이 표면 경화층(10)이 표면에 형성된 레지스트 패턴이, 본 발명의 표면 경화 레지스트 패턴이다. 상기 표면 경화 레지스트 패턴의 표면에는, 에칭 내성이 우수한 표면 경화층(10)이 형성되어 있기 때문에, 표면 경화층(10)의 하층으로서 위치하는 레지스트 패턴이 에칭 내성이 뒤떨어지는 재료(예를 들면 ArF 레지스트)라 해도, 에칭 내성이 향상되고, 에칭 처리를 행할 수 있다.
또한, 본 발명의 에칭 내성 막의 제조 방법의 일례에 대하여 이하에 도면을 참조하면서 설명한다.
도 4 및 도 5는, 바탕층(기재)(1) 위에 형성되어 있는 것이 레지스트 패턴(2)가 아니고, 상기 피처리 표면으로서의, 에칭 내성을 갖지 않는 수지층(막)(3)인 점에서 각각 도 1, 도 2와 상이하지만, 여기서 발휘하는 작용 효과는 도 1 내지 도 2에 나타내는 것과 동일하다. 즉, 상기 플라즈마의 작용에 의해, 이탈한 상기 유기 화합물의 입자(6a)가 에칭 내성을 갖지 않는 수지층(막)(3)을 향해 이동한다. 또한, 이동한 상기 유기 화합물의 입자(6a)는 바탕층(기재)(1) 위에는 퇴적하지 않고, 에칭 내성을 갖지 않는 수지층(막)(3)과의 상호 작용에 의해, 에칭 내성을 갖지 않는 수지층(막)(3)의 표면에 퇴적하여 에칭 내성 막이 형성된다.
또한, 본 발명의 에칭 내성 막의 제조 방법의 다른 예에 대하여 이하에 도면을 참조하면서 설명한다.
도 6, 도 7 및 도 8은, 상기 에칭 내성을 갖는 막(층)(6)이 형성된 기판(5)가 패턴상으로 형성된 관통 구멍(5a)를 가지고 있는 점에서, 각각 도 1, 도 2 및 도 3과 상이하지만, 여기에서 발휘하는 작용 효과는 도 1 내지 도 3에 나타내는 것과 동일하다. 즉, 상기 플라즈마의 작용에 의해, 이탈한 상기 유기 화합물의 입자(6a)가 레지스트 패턴(2)를 향해 이동한다. 또한, 이동한 상기 유기 화합물의 입자(6a)는 바탕층(기재)(1) 위에는 퇴적하지 않고, 레지스트 패턴(2)와의 상호 작용에 의해 레지스트 패턴(2)의 표면에 퇴적하여, 에칭 내성을 갖는 표면 경화층(10)이 형성된다.
본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 제조되는 본 발명의 표면 경화 레지스트 패턴은, 예를 들면 마스크 패턴, 레티클 패턴, 자기 헤드, LCD(액정 디스플레이), PDP(플라즈마 디스플레이 패널), SAW 필터(탄성 표면파 필터) 등의 기능 부품, 광 배선의 접속에 이용되는 광 부품, 마이크로액튜에이터 등의 미세 부품, 플래시 메모리, DRAM, FRAM 등의 반도체 장치 등에 바람직하게 사용할 수 있고, 후술하는 본 발명의 반도체 장치 및 그의 제조 방법에 바람직하게 사용할 수 있다.
본 발명의 에칭 내성 막의 제조 방법에 의해 제조되는 본 발명의 에칭 내성 막은, 각종 분야에서 바람직하게 사용할 수 있고, 예를 들면 패턴화시의 마스크, 에칭 처리시의 보호막, 내구성을 향상시키기 위한 보호막, 반도체 장치에 있어서의 층간 절연막 등으로서 바람직하게 사용할 수 있다.
이상 설명한 본 발명의 표면 경화 레지스트 패턴의 제조 방법 및 에칭 내성 막의 제조 방법은, 후술하는 본 발명의 반도체 장치 및 그의 제조 방법에 특히 바람직하게 사용할 수 있다.
(반도체 장치 및 그의 제조 방법)
본 발명의 반도체 장치는, 본 발명의 표면 경화 레지스트 패턴을 이용하여 형성한 패턴을 적어도 가지고 형성되는 것 이외에는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택한 공지된 부재 등을 가지고 형성된다.
본 발명의 반도체 장치의 구체예로서는, 플래시 메모리, DRAM, FRAM 등을 바람직하게 들 수 있다.
본 발명의 반도체 장치는 이하에 설명하는 본 발명의 반도체 장치의 제조 방법에 의해 바람직하게 제조할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 표면 경화 레지스트 패턴 형성 공정 및 패턴화 공정을 포함하고, 필요에 따라서 적절하게 선택한 그 밖의 공정을 더 포함한다.
상기 표면 경화 레지스트 패턴 형성 공정은, 상기 바탕층 위에 상기 레지스트 패턴을 형성한 후, 상기 레지스트 패턴 위에 상기 유기 화합물을 선택적으로 퇴적시킴으로써, 표면 경화 레지스트 패턴을 형성하는 공정이다.
또한, 상기 유기 화합물로서는 상술한 바와 같다. 상기 바탕층으로서는 상술한 바와 같고, 반도체 장치에 있어서의 각종 부재의 표면층 등을 들 수 있으며, 실리콘 웨이퍼 등의 기판 내지 그의 표면층을 바람직하게 들 수 있다. 상기 레지스트 패턴 및 그의 형성은 상술한 바와 같다.
상기 패턴화 공정은, 상기 표면 경화 레지스트 패턴을 마스크로 하여 에칭을 수행함으로써 상기 바탕층을 패턴화하는 공정이다.
상기 에칭의 방법으로서는 특별히 제한은 없고, 공지된 방법 중에서 목적에 따라서 적절하게 선택할 수 있지만, 예를 들면 건식 에칭을 바람직하게 들 수 있다. 상기 에칭의 조건으로서는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있다.
이하, 본 발명의 실시예를 구체적으로 설명하지만, 본 발명은 이들 실시예로 전혀 한정되지 않는다.
(실시예 1)
상기 바탕층으로서의 SiN 기판 위에 지환족 아크릴계 레지스트(ArF 레지스트)를 도포하고, 베이킹하여 0.3 ㎛의 레지스트 막을 형성하였다. 상기 레지스트 막에 대하여 ArF 엑시머 노광기(NA=0.68)를 이용하여 노광을 행하고, 2.38 ％ TMAH로 현상한 후, 150 nm의 라인 앤드 스페이스 패턴을 얻었다.
이 라인 앤드 스페이스 패턴의 상측에 600 ㎛의 간극(갭)을 두고, 상기 타겟으로서의, 실리콘 기판 위에 도포하고 베이킹(110 ℃/60 s)하여 형성한, 두께 1 ㎛의 폴리비닐페놀 수지(마루카링커 M, 마루젠 세끼유 제조)의 층(막)을 맞대하게 한 상태로, ICP 에칭 장치의 챔버 내에 배치시켰다. Platen 인가 전압을 10 W, Coil 인가 전압을 60 W로 하고, O2 가스를 100 sccm, 압력을 0.2 mTorr로 한 조건에서 5 분간 플라즈마를 발생시킨 후, 상기 라인 앤드 스페이스 패턴이 형성된 SiN 기판을 꺼내었다.
상기 라인 앤드 스페이스 패턴이 형성된 SiN 기판을 쪼개어, 상기 라인 앤드 스페이스 패턴의 단면을 관찰한 결과, 레지스트 패턴 위에만 선택적으로, 상기 표면 경화층으로서의 폴리비닐페놀 수지에 의한 층(막)이 퇴적되어 있었다. 상기 폴리비닐페놀 수지에 의한 층(막)의 두께는 0.1 ㎛였다.
(실시예 2)
실시예 1에 있어서, 폴리비닐페놀 수지를 노볼락 레지스트(PFI-55, 스미토모 가가꾸 제조)로 바꾼 것 이외에는, 실시예 1과 동일하게 하였다. 라인 앤드 스페이스 패턴이 형성된 SiN 기판을 쪼개어, 상기 라인 앤드 스페이스 패턴의 단면을 관찰한 결과, 레지스트 패턴 위에만 선택적으로, 상기 표면 경화층으로서의 노볼락 레지스트에 의한 층(막)이 퇴적되어 있었다. 상기 노볼락 레지스트에 의한 층(막)의 두께는 0.12 ㎛였다.
(실시예 3)
실시예 1에 있어서, 지환족 아크릴계 레지스트를 COMA계 레지스트(ArF 레지스트)로 바꾼 것 이외에는, 실시예 1과 동일하게 하였다. 라인 앤드 스페이스 패턴이 형성된 SiN 기판을 쪼개어, 상기 라인 앤드 스페이스 패턴의 단면을 관찰한 결과, 레지스트 패턴 위에만 선택적으로, 상기 표면 경화층으로서의 폴리비닐페놀 수지 에 의한 층(막)이 퇴적되어 있었다. 상기 폴리비닐페놀 수지에 의한 층(막)의 두께는 0.12 ㎛였다.
(실시예 4)
실시예 1에서의, 상기 표면 경화층으로서의 폴리비닐페놀 수지에 의한 층(막)을 표면에 퇴적시킨 라인 앤드 스페이스 패턴이 형성된 SiN 기판에 대하여, RIE 장치를 이용하여 CHF3 20 sccm, O2 20 sccm, Ar 130 sccm, 압력 15 mT, RF 200 W의 조건에서, 상기 SiN 기판의 노출 부분을 70 nm 에칭 처리한 결과, 상기 표면 경화 층으로서의 폴리비닐페놀 수지에 의한 층(막)이 표면에 퇴적 형성된 레지스트 패턴은, 에칭 처리에 의해서도 큰 손상을 받지 않는 것이 관찰되었다. 또한, 이 표면에 표면 경화층이 형성된 레지스트 패턴에 대하여, O2 플라즈마에 의한 애싱(Ashing)을 행한 결과, SiN 기판에 있어서의 개구부의 크기는 145 nm이고, 핀 홀은 관찰되지 않았다.
(실시예 5)
실시예 4에 있어서, 라인 앤드 스페이스 패턴이 형성된 실시예 1에서의 SiN 기판을, 라인 앤드 스페이스 패턴이 형성된 실시예 2에서의 SiN 기판으로 바꾼 것 이외에는 실시예 4와 동일하게 하였다. 상기 표면 경화층이 표면에 퇴적 형성된 레지스트 패턴은, 에칭 처리에 의해서도 큰 손상을 받지 않는 것이 관찰되었다. 또한, 표면 경화층이 형성된 레지스트 패턴에 대하여, O2 플라즈마에 의한 애싱을 행한 결과, SiN 기판에 있어서의 개구부의 크기는 140 nm이고, 핀 홀은 관찰되지 않았다.
(실시예 6)
실시예 4에 있어서, 라인 앤드 스페이스 패턴이 형성된 실시예 1에 있어서의 SiN 기판을, 라인 앤드 스페이스 패턴이 형성된 실시예 3에 있어서의 SiN 기판으로 바꾼 것 이외에는 실시예 4와 동일하게 하였다. 상기 표면 경화층이 표면에 퇴적 형성된 레지스트 패턴은, 에칭 처리에 의해서도 큰 손상을 받지 않는 것이 관찰되었다. 또한, 표면 경화층이 형성된 레지스트 패턴에 대하여, O2 플라즈마에 의한 애싱을 행한 결과, SiN 기판에 있어서의 개구부의 크기는 142 nm이고, 핀 홀은 관찰되지 않았다.
(비교예 1)
지환족 아크릴계 레지스트(ArF 레지스트)를 이용하여 150 nm의 라인 앤드 스페이스 패턴을 형성한 SiN 기판을 이용하고, RIE 장치에서 CHF3 20 sccm, O2 20 sccm, Ar 130 sccm, 압력 15 mT, RF 200 W의 조건으로, 상기 SiN 기판의 노출 부분을 70 nm 에칭 처리한 결과, 상기 지환족 아크릴계 레지스트(ArF 레지스트)에 의한 레지스트 패턴이 에칭되어, 손상을 받는 것이 관찰되었다. 또한, 상기 지환족 아크릴계 레지스트(ArF 레지스트)에 의한 레지스트 패턴을 O2 플라즈마로 애싱을 행한 결과, 상기 SiN 기판의 개구부의 크기가 180 nm로 넓어졌고, 여기저기에 핀 홀도 생겼다. 이것은, 상기 레지스트 패턴이 손상을 받은 부분이 에칭된 결과에 의한 것으로 추측되었다.
(실시예 7)
실시예 1 내지 3에 있어서, SiN 기판 위의 레지스트 패턴 표면에 퇴적시킨 상기 표면 경화층과, 비교를 위한 KrF 레지스트(시플레이사 제조, UV-6)와, 비교를 위한 폴리메틸메타크릴레이트(PMMA)와, 지환족 아크릴계 레지스트와, COMA계 레지스트에 대하여, 에칭 장치(평행 평판형 RIE 장치, 후지쯔(주) 제조)를 이용하여, Pμ=200 W, 압력=0.02 Torr, CF4 가스=100 sccm의 조건하에 3 분간 에칭을 행하고, 샘플의 막 감소량을 측정하여, 에칭 속도를 산출하며, 상기 KrF 레지스트의 에칭 속도를 기준으로 하여 상대 평가를 행하였다.
재료명 에칭 속도(nm/s) 에칭 속도비(레지스트 패턴/표면 경화층) KrF 레지스트 기준 속도비
UV-6 627 - 1.00
PMMA 770 - 1.23
지환족 아크릴계 레지스트 672 - 1.07
COMA계 렌즈 665 - 1.06
실시예 1 545 1.23 0.87
실시예 2 515 1.30 0.82
실시예 3 545 1.22 0.87
(실시예 8)
-플래시 메모리 및 그의 제조-
실시예 8은 본 발명의 표면 경화 레지스트 패턴을 이용한 본 발명의 반도체 장치 및 그의 제조 방법의 일례이다. 또한, 이 실시예 8에서는, 이하의 레지스트 막(26), (27), (29), (32) 및 (34)가 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 제조한 표면 경화 레지스트 패턴이다.
도 9A 및 도 9B는 FLOTOX형 또는 ETOX형이라 불리는 FLASH EPROM의 상면도(평면도)이고, 도 10A 내지 도 10C, 도 11D 내지 F, 도 12G 내지 I는 상기 FLASH EPROM의 제조 방법에 관한 일례를 설명하기 위한 단면 개략도이며, 도 10A 내지 도 12I에서의 좌도는 메모리 셀부(제1 소자 영역)이며, 부유 게이트(floating gate) 전극을 갖는 MOS 트랜지스터가 형성되는 부분의 게이트 폭 방향(도 9A 및 도 9B에서의 X 방향)의 단면(A 방향 단면) 개략도이고, 중앙도는 상기 좌도와 동일한 부분의 메모리 셀부이며, 상기 X 방향과 직교하는 게이트 길이 방향(도 9A 및 도 9B에서의 Y 방향)의 단면(B 방향 단면) 개략도이고, 우측도는 주변 회로부(제2 소자 영역)의 MOS 트랜지스터가 형성되는 부분의 단면(도 9A 및 도 9B에서의 A 방향 단면) 개략도이다.
우선, 도 10A에 나타낸 바와 같이, p형의 Si 기판(22) 위의 소자 분리 영역에 선택적으로 SiO2 막에 의한 필드 산화 막(23)을 형성하였다. 그 후, 메모리 셀부(제1 소자 영역)의 MOS 트랜지스터에 있어서의 제1 게이트 절연막(24a)를 두께가 100 내지 300 Å이 되도록 열산화로써 SiO2 막에 의해 형성하고, 또한 다른 공정에서, 주변 회로부(제2 소자 영역)의 MOS 트랜지스터에 있어서의 제2 게이트 절연막(24b)를 두께가 100 내지 500 Å이 되도록 열산화로써 SiO2 막에 의해 형성하였다. 또한, 제1 게이트 절연막(24a) 및 제2 게이트 절연막(24b)를 동일한 두께로 만드는 경우에는, 동일한 공정에서 동시에 산화 막을 형성할 수도 있다.
다음으로, 상기 메모리 셀부(도 10A의 좌도 및 중앙도)에 n형 디플레이션(depression) 유형의 채널을 갖는 MOS 트랜지스터를 형성하기 위해, 임계치 전압을 제어할 목적으로 상기 주변 회로부(도 10A의 우측도)를 레지스트 막(26)에 의해 마스킹하였다. 또한, 부유 게이트 전극 바로 아래의 채널 영역이 되는 영역에, n형 불순물로서 도우즈량(dose amount) 1×1011 내지 1×1014 cm-2의 인(P) 또는 비소(As)를 이온 주입법에 의해 도입하여, 제1 임계치 제어층(25a)를 형성하였다. 또한, 이 때의 도우즈량 및 불순물의 도전형(導電型)은, 디플레이션 유형으로 할 것인지 어큐뮬레이션(accumulation) 유형으로 할 것인지에 따라서 적절하게 선택할 수 있다.
다음으로, 상기 주변 회로부(도 10B의 우측도)에 n형 디플레이션 유형의 채널을 갖는 MOS 트랜지스터를 형성하기 위해, 임계치 전압을 제어할 목적으로 메모리 셀부(도 10B의 좌도 및 중앙도)를 레지스트 막(27)에 의해 마스킹하였다. 또한, 게이트 전극 바로 아래의 채널 영역이 되는 영역에, n형 불순물로서 도우즈량 1×1011 내지 1×1014 cm-2의 인(P) 또는 비소(As)를 이온 주입법에 의해 도입하여, 제2 임계치 제어층(25b)를 형성하였다.
다음으로, 상기 메모리 셀부(도 10C의 좌도 및 중앙도)의 MOS 트랜지스터의 부유 게이트 전극, 및 상기 주변 회로부(도 10C의 우측도)의 MOS 트랜지스터의 게이트 전극으로서, 두께가 500 내지 2000 Å인 제1 폴리실리콘 막(제1 도전체 막)(28)을 전체 면에 형성하였다.
그 후, 도 11D에 나타낸 바와 같이, 마스크로서 형성한 레지스트 막(29)에 의해 제1 폴리실리콘 막(28)을 패턴화하여 상기 메모리 셀부(도 11D의 좌도 및 중앙도)의 MOS 트랜지스터에 있어서의 부유 게이트 전극(28a)를 형성하였다. 이 때, 도 11D에 나타낸 바와 같이, X 방향은 최종적인 치수 폭이 되도록 패턴화하고, Y 방향은 패턴화하지 않으며, S/D 영역층이 되는 영역은 레지스트 막(29)에 의해 피복된 그대로 하였다.
다음으로, (도 11E의 좌도 및 중앙도)에 나타낸 바와 같이, 레지스트 막(29)을 제거한 후, 부유 게이트 전극(28a)를 피복하도록 하여, SiO2 막을 포함하는 캐패시터 절연막(30a)를 두께가 약 200 내지 500 Å이 되도록 열산화로써 형성하였다. 이 때, 상기 주변 회로부(도 11E의 우측도)의 제1 폴리실리콘 막(28) 위에도 SiO2 막을 포함하는 캐패시터 절연막(30b)가 형성된다. 또한, 여기서는, 캐패시터 절연막(30a) 및 (30b)는 SiO2 막만으로 형성되어 있지만, SiO2 막 및 Si3N4 막이 2 내지 3 적층된 복합막으로 형성되어 있을 수도 있다.
다음으로, 도 11E에 나타낸 바와 같이, 부유 게이트 전극(28a) 및 캐패시터 절연막(30a)를 피복하도록 하여, 제어 게이트 전극이 되는 제2 폴리실리콘 막(제2 도전체 막)(31)을 두께가 500 내지 2000 Å이 되도록 형성하였다.
다음으로, 도 11F에 나타낸 바와 같이, 상기 메모리 셀부(도 11F의 좌도 및 중앙도)를 레지스트 막(32)에 의해 마스킹하고, 상기 주변 회로부(도 11F의 우측도)의 제2 폴리실리콘 막(31) 및 캐패시터 절연막(30b)를 차례로 에칭에 의해 제거하여 제1 폴리실리콘 막(28)을 표출시켰다.
다음으로, 도 12G에 나타낸 바와 같이, 상기 메모리 셀부(도 12G의 좌도 및 중앙도)의 제2 폴리실리콘 막(31), 캐패시터 절연막(30a) 및 X 방향만 패턴화되어 있는 제1 폴리실리콘 막(28a)에 대하여, 레지스트 막(32)를 마스크로 하여, 제1 게이트부(33a)의 최종적인 치수가 되도록 Y 방향의 패턴화를 행하고, Y 방향으로 폭 약 1 ㎛의 제어 게이트 전극(31a)/캐패시터 절연막(30c)/부유 게이트 전극(28c)에 의한 적층을 형성함과 동시에, 상기 주변 회로부(도 12G의 우측도)의 제1 폴리실리콘 막(28)에 대하여 레지스트 막(32)를 마스크로 하여, 제2 게이트부(33b)의 최종적인 치수가 되도록 패턴화를 행하여, 폭 약 1 ㎛의 게이트 전극(28b)를 형성하였다.
다음으로, 상기 메모리 셀부(도 12H의 좌도 및 중앙도)의 제어 게이트 전극(31a)/캐패시터 절연막(30c)/부유 게이트 전극(28c)에 의한 적층을 마스크로 하여, 소자 형성 영역의 Si 기판(22)에 도우즈량 1×1014 내지 1×1016 cm-2의 인(P) 또는 비소(As)를 이온 주입법에 의해 도입하고, n형의 S/D 영역층(35a) 및 (35b)를 형성함과 동시에, 상기 주변 회로부(도 12H의 우측도)의 게이트 전극(28b)를 마스크로 하여, 소자 형성 영역의 Si 기판(22)에 n형 불순물로서 도우즈량 1×1014 내지 1×1016 cm-2의 인(P) 또는 비소(As)를 이온 주입법에 의해 도입하여, S/D 영역층(35a) 및 (35b)를 형성하였다.
다음으로, 상기 메모리 셀부(도 12I의 좌도 및 중앙도)의 제1 게이트부(33a) 및 상기 주변 회로부(도 12I의 우측도)의 제2 게이트부(33b)를, PSG 막에 의한 층간 절연막(37)을 두께가 약 5000 Å이 되도록 하여 피복 형성하였다.
그 후, S/D 영역층(35a) 및 (35b), 및 S/D 영역층(36a) 및 (36b) 위에 형성한 층간 절연막(37)에, 컨택트 홀(38a) 및 (38b) 및 컨택트 홀(39a) 및 (39b)를 형성한 후, S/D 전극(40a) 및 (40b) 및 S/D 전극(41a) 및 (41b)를 형성하였다.
이상에 의해, 도 12I에 나타낸 바와 같이, 반도체 장치로서 FLASH EPROM을 제조하였다.
이 FLASH EPROM에 있어서는, 상기 주변 회로부(도 10A 내지 도 11F에서의 우측도)의 제2 게이트 절연막(24b)가 형성된 후 시종, 제1 폴리실리콘 막(28) 또는 게이트 전극(28b)에 의해 피복되어 있기 때문에(도 10C 내지 도 11F에서의 우측도), 제2 게이트 절연막(24b)는 최초에 형성되었을 때의 두께를 유지한 그대로이다. 이 때문에, 제2 게이트 절연막(24b)의 두께의 제어를 쉽게 행할 수 있음과 동시에, 임계치 전압의 제어를 위한 도전형 불순물 농도의 조정도 쉽게 행할 수 있다.
또한, 상기 실시예에서는, 제1 게이트부(33a)를 형성하는 데에, 우선 게이트 폭 방향(도 9A 및 도 9B에서의 X 방향)으로 소정의 폭으로 패턴화한 후, 게이트 길이 방향(도 9A 및 도 9B에서의 Y 방향)으로 패턴화하여 최종적인 소정의 폭으로 하고 있지만, 반대로 게이트 길이 방향(도 9A 및 도 9B에서의 Y 방향)으로 소정의 폭으로 패턴화한 후, 게이트 폭 방향(도 9A 및 도 9B에서의 X 방향)으로 패턴화하여 최종적인 소정의 폭으로 만들 수도 있다.
도 13A 내지 C에 나타내는 FLASH EPROM의 제조예는, 상기 실시예에 있어서 도 11F에서 나타낸 공정의 이후가 도 13A 내지 C에 나타낸 바와 같이 변경된 것 이외에는 상기 실시예와 동일하다. 즉, 도 13A에 나타낸 바와 같이, 상기 메모리 셀부도 13A에서의 좌도 및 중앙도의 제2 폴리실리콘 막(31) 및 상기 주변 회로부 도 13A의 우측도의 제1 폴리실리콘 막(28) 위에, 텅스텐(W) 막 또는 티탄(Ti) 막을 포함하는 고융점 금속 막(제4 도전체 막)(42)를 두께가 약 2000 Å이 되도록 형성하고 폴리사이드 막을 설치한 점에서만 상기 실시예와 다르다. 도 13A 이후의 공정, 즉 도 13B 내지 C에 나타내는 공정은, 도 12G 내지 I와 동일하게 행하였다. 도 12G 내지 I와 동일한 공정에 대해서는 설명을 생략하고, 도 13A 내지 C에서는 도 12G 내지 I와 동일한 것은 동일한 기호로 나타내었다.
이상으로부터, 도 13C에 나타낸 바와 같이, 반도체 장치로서 FLASH EPROM을 제조하였다.
이 FLASH EPROM에서는, 제어 게이트 전극(31a) 및 게이트 전극(28b) 위에 고융점 금속 막(제4 도전체 막)(42a) 및 (42b)를 갖기 때문에, 전기 저항치를 한층 저감시킬 수 있다.
또한, 여기서는 고융점 금속 막(제4 도전체 막)으로서 고융점 금속 막(제4 도전체 막)(42a) 및 (42b)를 이용하고 있지만, 티탄 실리사이드(TiSi) 막 등의 고융점 금속 실리사이드 막을 이용할 수도 있다.
도 14A 내지 C에 나타내는 FLASH EPROM의 제조예는, 상기 실시예에 있어서, 상기 주변 회로부(제2 소자 영역)(도 14A에서의 우측도)의 제2 게이트부(33c)도, 상기 메모리 셀부(제1 소자 영역)(도 14A에서의 좌도 및 중앙도)의 제1 게이트부(33a)와 동일하게, 제1 폴리실리콘 막(28b)(제1 도전체 막)/SiO2 막(30d)(캐패시터 절연막)/제2 폴리실리콘 막(31b)(제2 도전체 막)이라는 구성으로 만들고, 도 14B 또는 C에 나타낸 바와 같이, 제1 폴리실리콘 막(28b) 및 제2 폴리실리콘 막(31b)를 단락시켜 게이트 전극을 형성하고 있는 점에서 다른 것 이외에는 상기 실시예와 동일하다.
여기서, 도 14B에 나타낸 바와 같이, 제1 폴리실리콘 막(28b)(제1 도전체 막)/SiO2 막(30d)(캐패시터 절연막)/제2 폴리실리콘 막(31b)(제2 도전체 막)을 관통하는 개구부(52a)를, 예를 들면 도 14A에 나타내는 제2 게이트부(33c)와는 다른 부분, 예를 들면 절연막(54) 위에 형성하고, 개구부(52a) 내에 제3 도전체 막, 예를 들면 W 막 또는 Ti 막 등의 고융점 금속 막(53a)를 매립함으로써, 제1 폴리실리콘 막(28b) 및 제2 폴리실리콘 막(31b)를 단락시키고 있다. 또한, 도 14C에 나타낸 바와 같이, 제1 폴리실리콘 막(28b)(제1 도전체 막)/SiO2 막(30d)(캐패시터 절연막)을 관통하는 개구부(52b)를 형성하여 개구부(52b)의 바닥부에 하층인 제1 폴리실리콘 막(28b)를 표출시킨 후, 개구부(52b) 내에 제3 도전체 막, 예를 들면 W 막 또는 Ti 막 등의 고융점 금속 막(53b)를 매립함으로써, 제1 폴리실리콘 막(28b) 및 제2 폴리실리콘 막(31b)를 단락시켰다.
이 FLASH EPROM에 있어서는, 상기 주변 회로부의 제2 게이트부(33c)는 상기 메모리 셀부의 제1 게이트부(33a)와 동일한 구조이기 때문에, 상기 메모리 셀부를 형성할 때에 동시에 상기 주변 회로부를 형성할 수 있고, 제조 공정을 간단하게 할 수 있어 효율적이다.
또한, 여기서는 제3 도전체 막(53a) 또는 (53b)와, 고융점 금속 막(제4 도전체 막)(42)를 각각 따로따로 형성하고 있지만, 공통적인 고융점 금속 막으로서 동시에 형성할 수도 있다.
(실시예 9)
-자기 헤드의 제조-
실시예 9는 본발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 제조된 표면 경화 레지스트 패턴의 응용예로서의 자기 헤드의 제조에 관한 것이다. 또한, 이 실시예 9에서는, 이하의 레지스트 패턴(102) 및 (126)이 본 발명의 표면 경화 레지스트 패턴의 제조 방법에 의해 제조한 표면 경화 레지스트 패턴이다.
도 15A 내지 도 15D는 자기 헤드의 제조를 설명하기 위한 공정도이다.
우선, 도 15A에 나타낸 바와 같이, 층간 절연층(100) 위에, 두께가 6 ㎛가 되도록 레지스트 막을 형성하고, 노광, 현상을 행하여, 소용돌이상의 박막 자기 코일 형성용의 개구 패턴을 갖는 레지스트 패턴(102)를 형성하였다.
다음으로, 도 15B에 나타낸 바와 같이, 층간 절연층(100) 위에서의, 레지스트 패턴(102) 위 및 레지스트 패턴(102)가 형성되지 않은 부위, 즉 개구부(104)의 노출면 위에, 두께가 0.01 ㎛인 Ti 밀착 막과 두께가 0.05 ㎛인 Cu 밀착 막이 적층되어 이루어지는 도금 바탕층(106)을 증착법에 의해 형성하였다.
다음으로, 도 15C에 나타낸 바와 같이, 층간 절연층(100) 위에서의, 레지스트 패턴(102)가 형성되지 않은 부위, 즉 개구부(104)의 노출면 위에 형성된 도금 바탕층(106)의 표면에, 두께가 3 ㎛인 Cu 도금 막을 포함하는 박막 도체(108)을 형성하였다.
다음으로, 도 15D에 나타낸 바와 같이, 레지스트 패턴(102)를 용해 제거하여 층간 절연층(100) 위로부터 벗겨내면(lift off), 박막 도체(108)의 소용돌이상 패턴에 의한 박막 자기 코일(110)이 형성된다.
이상으로부터 자기 헤드를 제조하였다.
여기에서 얻어진 자기 헤드는, 본 발명의 표면 경화 레지스트 패턴인 레지스트 패턴(102)에 의해 소용돌이상 패턴이 미세하게 형성되어 있기 때문에, 박막 자기 코일(110)은 미세하면서 정밀하고, 또한 양산성이 우수하다.
도 16 내지 도 21은 다른 자기 헤드의 제조를 설명하기 위한 공정도이다.
도 16에 나타낸 바와 같이, 세라믹제의 비자성 기판(112) 위에 스퍼터링법에 의해 갭 층(114)를 피복 형성하였다. 또한, 비자성 기판(112) 위에는, 도시하지 않지만 미리 산화규소에 의한 절연체층 및 Ni-Fe 퍼멀로이(permalloy)를 포함하는 도전성 바탕층이 스퍼터링법에 의해 피복 형성되고, 또한 Ni-Fe 퍼멀로이를 포함하는 하부 자성층이 형성되어 있다. 또한, 도시하지 않은 상기 하부 자성층의 자성 선단부가 되는 부분을 제거한 갭 층(114) 위의 소정 영역에 열경화 수지에 의해 수지 절연막(116)을 형성하였다. 다음으로, 수지 절연막(116) 위에 레지스트재를 도포하여 레지스트 막(118)을 형성하였다.
다음으로, 도 17에 나타낸 바와 같이, 레지스트 막(118)에 노광, 현상을 행하여 소용돌이상 패턴을 형성하였다. 또한, 도 18에 나타낸 바와 같이, 이 소용돌이상 패턴의 레지스트 막(118)을 수백 ℃에서 1 시간 정도 열경화 처리를 행하여, 돌기상의 제1 소용돌이상 패턴(120)을 형성하였다. 또한, 그의 표면에 Cu를 포함하는 도전성 바탕층(122)를 피복 형성하였다.
다음으로, 도 19에 나타낸 바와 같이, 도전성 바탕층(122) 위에 레지스트재를 스핀 코팅법에 의해 도포하여 레지스트 막(124)를 형성한 후, 레지스트 막(124)를 제1 소용돌이상 패턴(120) 위에 패턴화하여 레지스트 패턴(126)을 형성하였다.
다음으로, 도 20에 나타낸 바와 같이, 도전성 바탕층(122)의 노출면 위에, 즉 레지스트 패턴(126)이 형성되지 않은 부위 위에, Cu 도체층(128)을 도금법에 의해 형성하였다. 그 후, 도 21에 나타낸 바와 같이, 레지스트 패턴(126)을 용해 제거함으로써, 도전성 바탕층(122) 위로부터 벗겨내어, Cu 도체층(128)에 의한 소용돌이상의 박막 자기 코일(130)을 형성하였다.
이상에 의해, 도 22의 평면도에 나타낸 바와 같은, 수지 절연막(116) 위에 자성층(132)를 가지고, 표면에 박막 자기 코일(130)이 설치된 자기 헤드를 제조하였다.
여기에서 얻어진 자기 헤드는, 본 발명의 표면 경화 레지스트 패턴인 레지스트 패턴(126)에 의해 소용돌이상 패턴이 미세하게 형성되어 있기 때문에, 박막 자기 코일(130)은 미세하면서 정밀하고, 또한 양산성이 우수하다.
(실시예 10)
-반도체 장치의 제조-
도 23에 나타낸 바와 같이, 우선, 소자간 분리막(202)로 분리되고, 소스 확산층(205a)와 드레인 확산층(205b), 측벽 절연막(203)을 갖는 게이트 전극을 형성한 트랜지스터층이 형성된 Si 웨이퍼(201)에 층간 절연막(206), 스토퍼 막(207)을 형성하여 전극 취출(取出)용 컨택트 홀을 형성하였다. 이 컨택트 홀에 스퍼터링법으로 TiN(208)을 50 nm 형성한 후, WF6 및 수소를 혼합하여 환원함으로써 도체 플러그(W)(209)를 매립하고, 화학적 기계 연마법(CMP)에 의해 비아 이외의 부분을 제거하였다.
계속해서, 본 발명의 에칭 내성 막의 제조 방법에 의해 제조한 에칭 내성 막으로서의 저유전율 절연막(210)을 Si 평판상 450 nm의 조건에서의 막을 형성한 후에 캡 막으로서 TEOS-SiO2(212)를 50 nm 적층시켰다. 이 캡 막(212)에 1층째 배선 패턴을 실시한 레지스트 층을 마스크에 CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 가공하였다.
이 배선구에, Cu의 절연층에의 확산 배리어로서 기능하는 TiN(208)을 50 nm와 전해 도금시에 전극으로서 기능하는 시드층 Cu(50 nm)을 스퍼터링에 의해 형성하였다. 또한, 전해 도금에 의해 Cu(214)를 600 nm 적층한 후, 화학적 기계 연마법(CMP)에 의해 배선 패턴부 이외의 금속을 제거하여, 배선층을 형성하였다.
다음으로, 비아층과 배선층을 동시에 형성하는 듀얼 다마신법에 대하여 설명한다. 제1층째 배선층 위에 Cu 확산 방지를 목적으로 실란과 암모니아 가스를 이용하여 플라즈마 CVD에 의해 확산 방지막으로서 SiN 막(213)을 50 nm, 본 발명의 에칭 내성 막의 제조 방법에 의해 제조한 에칭 내성 막으로서의 저유전율 절연막(210)을 650 nm 적층한다. 배선층 부분에, 실란과 암모니아 가스를 이용하여 플라즈마 CVD에 의해 스토퍼 막으로서 SiN 막(207)을 50 nm와, 본 발명의 에칭 내성 막의 제조 방법에 의해 제조한 에칭 내성 막으로서의 저유전율 절연막(210)을 Si 평판상 40 nm의 조건에서 막을 형성한 후에 캡 막으로서 TEOS-SiO2(212)를 50 nm 적층하였다. 이 절연층에 비아 패턴을 형성한 레지스트 층을 마스크에 CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 가스 조성을 바꾸는 것으로 SiO2/저유전율 절연막/SiN/저유전율 절연막/SiN의 순서로 가공하였다. 계속해서, 제2층째 배선 패턴을 실시한 레지스트 층을 마스크에 CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 가공하였다. 이 비아와 배선구에, Cu의 절연층에의 확산 배리어로서 기능하는 TiN(208)을 50 nm과 전해 도금시에 전극으로서 기능하는 시드층 Cu를 50 nm 스퍼터링에 의해 형성하였다. 또한, 전해 도금에 의해 Cu(214)를 1400 nm 적층한 후, CMP에 의해 배선 패턴부 이외의 금속을 제거하고, 배선층을 형성한 화학적 기계 연마법(CMP)에 의해 비아 이외의 부분을 제거하여 비아층을 형성하였다. 이하, 상기 공정을 반복하여 203층 배선을 형성하였다.
이상과 같이 하여, 얻어진 반도체 장치에 있어서의 다층 배선에서는, 100만개의 연속 비아의 수율을 90 ％ 이상으로 할 수 있었다.
본 발명에 따르면, 에칭 내성이 뒤떨어지는 바탕층 위(피처리 표면)에 에칭 내성 등의 마스크재 등으로서 바람직하게 설치하는 것이 가능한 에칭 내성 막 및 그의 효율적인 제조 방법을 제공할 수 있다.
본 발명에 따르면, 에칭 내성이 뒤떨어지는 레지스트 패턴의 표면을 에칭 내성이 강화되도록 경화시켜, 미세하고 고정밀한 패턴 형성에 바람직한 표면 경화 레지스트 패턴 및 그의 효율적인 제조 방법을 제공할 수 있다.
본 발명에 따르면, 미세하고 고정밀한 배선 패턴을 가지고 고성능이며 고품질인 반도체 장치 및 그의 효율적인 제조 방법을 제공할 수 있다.

Claims (25)

  1. 표면이 에칭 내성을 갖는 표면 경화 레지스트 패턴의 제조 방법이며, 유기 화합물을 레지스트 패턴 위에 유전 가스의 플라즈마를 이용하여 선택적으로 퇴적시키는 것을 특징으로 하는 표면 경화 레지스트 패턴의 제조 방법.
  2. 제1항에 있어서, 유기 화합물이 에칭 내성을 가지고, 환상 탄화수소 구조 및 헤테로 환상 구조 중 어느 하나 이상을 포함하는 표면 경화 레지스트 패턴의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 유기 화합물이 노볼락 수지, 폴리비닐페놀 수지 및 폴리스티렌 수지로부터 선택되는 1종 이상인 표면 경화 레지스트 패턴의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 레지스트 패턴이 비방향족계 수지로부터 선택되는 1종 이상으로 형성된 표면 경화 레지스트 패턴의 제조 방법.
  5. 제4항에 있어서, 비방향족계 수지가 아크릴계 수지, 노르보르넨계 수지 및 불소계 수지로부터 선택되는 표면 경화 레지스트 패턴의 제조 방법.
  6. 삭제
  7. 제1항, 제2항 또는 제5항 중 어느 한 항에 있어서, 유전 가스가 산소, 프레온, 아르곤 및 질소로부터 선택되는 표면 경화 레지스트 패턴의 제조 방법.
  8. 제1항, 제2항 또는 제5항 중 어느 한 항에 있어서, 유기 화합물이 에칭 내성을 갖는 기재 위에 퇴적된 표면 경화 레지스트 패턴의 제조 방법.
  9. 제8항에 있어서, 기재가 세라믹 기판으로부터 선택되는 표면 경화 레지스트 패턴의 제조 방법.
  10. 제8항에 있어서, 기재에, 패턴상으로 형성된 관통 구멍이 형성된 표면 경화 레지스트 패턴의 제조 방법.
  11. 제1항, 제2항, 제5항, 제9항 및 제10항 중 어느 한 항에 있어서, 퇴적이, 기재 위에 퇴적된 유기 화합물과 레지스트 패턴이 대향 배치되어 행해지는 표면 경화 레지스트 패턴의 제조 방법.
  12. 제9항 또는 제10항에 있어서, 유전 가스의 플라즈마가, 기재에서의 유기 화합물이 퇴적된 측과는 반대측에서 도입되는 표면 경화 레지스트 패턴의 제조 방법.
  13. 제1항, 제2항, 제5항, 제9항 및 제10항 중 어느 한 항에 기재된 표면 경화 레지스트 패턴의 제조 방법에 의해 제조되는 것을 특징으로 하는 표면 경화 레지스트 패턴.
  14. 표면이 에칭 내성을 갖는 에칭 내성 막의 제조 방법이며, 유기 화합물을 피처리 대상 위에 유전 가스의 플라즈마를 이용하여 선택적으로 퇴적시키는 것을 특징으로 하는 에칭 내성 막의 제조 방법.
  15. 제14항에 있어서, 유기 화합물이 에칭 내성을 가지고, 환상 탄화수소 구조 및 헤테로 환상 구조 중 어느 하나 이상을 포함하는 에칭 내성 막의 제조 방법.
  16. 제14항 또는 제15항에 있어서, 피처리 대상이, 에칭 내성이 뒤떨어지는 재료로 형성된 에칭 내성 막의 제조 방법.
  17. 제14항 또는 제15항에 있어서, 피처리 대상이 레지스트 막 및 레지스트 패턴 중 어느 하나인 에칭 내성 막의 제조 방법.
  18. 삭제
  19. 제14항 또는 제15항에 있어서, 퇴적이, 기재 위에 퇴적된 유기 화합물과 피처리 대상이 대향 배치되어 행해지는 에칭 내성 막의 제조 방법.
  20. 제14항 또는 제15항에 있어서, 유전 가스의 플라즈마가, 기재에서 유기 화합물이 퇴적된 측과는 반대측에서 도입되는 에칭 내성 막의 제조 방법.
  21. 바탕층 위에 형성되고, 동일한 조건하에서의 상기 표층의 에칭 속도(nm/s)와 상기 바탕층의 에칭 속도(nm/s)와의 비(바탕층/표층)이 1.1 이상인 것을 특징으로 하는 에칭 내성 막.
  22. 제21항에 있어서, 제14항 또는 제15항에 기재된 에칭 내성 막의 제조 방법에 의해 제조되는 에칭 내성 막.
  23. 제22항에 있어서, 유기 화합물을 함유하고, 에칭 내성을 갖는 에칭 내성 막.
  24. 바탕층 위에 레지스트 패턴을 형성한 후, 상기 레지스트 패턴 위에 유기 화합물을 유전 가스의 플라즈마를 이용하여 선택적으로 퇴적시킴으로써, 표면 경화 레지스트 패턴을 형성하는 레지스트 패턴 표면 경화화 공정과, 상기 표면 경화 레지스트 패턴을 마스크로서 에칭을 행함으로써 상기 바탕층을 패턴화하는 패턴화 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 기재된 반도체 장치의 제조 방법에 의해 제조되는 것을 특징으로 하는 반도체 장치.
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