JP2008500727A - 分離相補型マスクパターン転写方法 - Google Patents
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- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Abstract
Description
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本開示の実施形態を理解し易くしている。
Claims (20)
- ウェハ(102)に第1層(106)を設ける工程と、
第1層(106)上に第1ハードマスク(110)を形成する工程と、
第1ハードマスク(110)上に第2ハードマスク(112)を形成する工程と、
第2ハードマスク(112)を第1パターン(602)に従ってパターニングする工程であって、第2ハードマスク(112)の内の第1の厚さに相当する部分(118)をエッチングすることを含む工程と、
第2ハードマスク(112)を第2パターン(1002)に従って第2の時間に亘ってパターニングする工程であって、第2ハードマスク(112)の内の第2の厚さに相当する部分(116)をエッチングすることを含む工程と、
第2の時間に亘ってパターニングする工程の後に、第2ハードマスク(112)をエッチングして、第2ハードマスク(112)の第1の複数のパターン構造(1802)を形成する工程と、
第1の複数のパターン構造(1802)を用いて、第1ハードマスク(110)をエッチングして、第1ハードマスク(110)の第2の複数のパターン構造(1804)を形成する工程と、
第2の複数のパターン構造(1804)を用いて、第1層(106)をエッチングして、第1層(106)の第3の複数のパターン構造(2602)を形成する工程とを有する、半導体素子(100)を形成する方法。 - 第2ハードマスク(112)は、第1層部分(114)と、第1層部分上に位置する第2層部分(116)と、第2層部分上に位置する第3層部分(118)とを備え、
第1の厚さに相当する部分をエッチングする工程は、第3層部分(118)をエッチングすることを更に含む、請求項1記載の方法。 - 第2の時間に亘ってエッチングする工程は第3層部分(118)をエッチングしている間にエッチングされる選択位置において、第2層部分(116)をエッチングすることを含み、
第2の時間に亘ってエッチングする工程は、第2ハードマスク(112)を第1パターンに従ってパターニングしている間にエッチングされなかった第3層の選択位置において第3層をエッチングすることを含む、請求項2記載の方法。 - 第1の複数のパターン構造は、ほぼ第1層部分(114)に形成される、請求項2記載の方法。
- 第3層部分(118)は、第2層部分(116)とは異なる材料から成る、請求項2記載の方法。
- 第1層(106)は、シリコン、金属、金属酸化膜、及び誘電体のうちの少なくとも一つを含む、請求項1記載の方法。
- 第1ハードマスク(110)は、非晶質炭素有機反射防止膜(OARC)、スピン塗布底面ARC、及び低K誘電体の内の少なくとも一つを含む、請求項1記載の方法。
- 第1ハードマスク(110)は第1材料を含み、
第2ハードマスク(112)は第2材料を含み、
第1材料は第2材料に対して選択的にエッチング可能であり、かつ第2材料は第1材料に対して選択的にエッチング可能である、請求項1記載の方法。 - 第1材料は第1層(106)の材料に対して選択的にエッチング可能であり、これにより、第3の複数のパターン構造(2602)を第1層(106)に形成する前に、第1ハードマスク(110)の第2の複数のパターン構造(1804)におけるエッチング深さの差を低減することが可能である、請求項8記載の方法。
- 第1層(106)を第2の複数のパターン構造(1804)を用いてエッチングして第3の複数のパターン構造(2602)を形成する工程は更に、第1の複数のパターン構造(1802)をエッチングすることを含む、請求項1記載の方法。
- 第2ハードマスク(112)は、酸化膜を含む第1層(114)と、第1層上に位置する窒化膜を含む第2層(116)と、第2層上に位置する酸化膜を含む第3層(118)とを備える、請求項1記載の方法。
- 第1パターン(602)は第1方向に延在する第1線を有し、
第2パターン(1002)は第1線と交差する線スペースを有し、
第1の複数の構造(1802)から成る構造は、線スペースにより規定される間隔を有する第1線によって画定される構造を有する、請求項1記載の方法。 - 第2ハードマスク(112)を第1パターン(602)に従ってパターニングする工程では、第2ハードマスクの上に第4の複数のパターン構造(202)を形成し、第4の複数のパターン構造(202)に従って第2ハードマスクをエッチングすることを含む、請求項1記載の方法。
- 第2の時間に亘ってパターニングする工程の前に、第4の複数のパターン構造(202)を除去することを更に含む、請求項13記載の方法。
- 第2ハードマスク(112)を第2パターンに従って第2の時間に亘ってパターニングする工程は、第2ハードマスクの上に第4の複数のパターン構造(1002)を形成し、第4の複数のパターン構造(202)に従って第2ハードマスクをエッチングする、請求項1記載の方法。
- 第2ハードマスクのエッチングの前に、第5の複数のパターン構造を除去して、第2ハードマスクの第1の複数のパターン構造を形成することを更に含む、請求項15記載の方法。
- 第1の厚さ及び第2の厚さはそれぞれ、第2ハードマスク(112)の厚さよりも薄い、請求項1記載の方法。
- 第1の厚さ及び第2の厚さを合計した厚さは第2ハードマスク(112)の厚さよりも薄く、第1ハードマスク(110)は、第1及び第2のパターニングによっては露出しない状態を維持する、請求項17記載の方法。
- トランジスタのゲートをパターニングする方法であって、
ゲート材料層(106)をウェハ(102)上に形成する工程と、
ゲート材料層(106)をパターニングして複数のゲート構造(2602)を形成する工程とを備え、前記パターニングする工程は更に、
第1層部分(114)と、第1層部分上に位置する第2層部分(116)と、第2層部分上に位置する第3層部分(118)とを含むハードマスク(112)をゲート材料層(106)上に形成する工程と、
ハードマスク(112)を第1パターン(602)に従ってパターニングする工程であって、第3層部分(118)を第1の複数の選択位置でエッチングすることを含む工程と、
ハードマスクを第1パターンに従ってパターニングした後に、ハードマスク(112)を第2パターン(1002)に従ってパターニングする工程であって、第3層部分(118)を第2の複数の選択位置でエッチングすることを含む工程と、
ハードマスクを第2パターン(1002)に従ってパターニングした後に、ハードマスク(112)をエッチングする工程であって、第1層部分(114)を第1の複数の選択位置及び第2の複数の選択位置においてエッチングして、第1層部分(114)の第1の複数のパターン構造(1802)を形成することを含む工程とを有する、方法。 - ウェハ(102)にターゲット層(106)を設ける工程と、
ターゲット層(106)上に第1ハードマスク(110)を形成する工程と、
第1ハードマスク(110)上に第2ハードマスク(112)を形成する工程と、
第2ハードマスク(112)上に第1の複数のパターン構造(202)を形成する工程と、
第1の複数のパターン構造(202)に従って第2ハードマスク(112)をパターニングする工程であって、第2ハードマスク(112)の第1の厚さに相当する部分をエッチングすることを含み、第1の厚さは第2ハードマスク(112)の厚さよりも薄い、工程と、
第1の複数のパターン構造(202)を除去する工程と、
前記除去の後に、第2ハードマスク(112)上に第2の複数のパターン構造(1002)を形成する工程と、
第2の複数のパターン構造(1002)に従って、第2ハードマスク(112)を第2の時間に亘ってパターニングする工程であって、第2ハードマスク(112)の第2の厚さに相当する部分をエッチングすることを含み、第2の厚さは第1の厚さに相当する部分を除去した後に残る第2ハードマスク(112)の厚さよりも薄い、工程と、
第2の複数のパターン構造(1002)を除去する工程と、
第2ハードマスク(112)をエッチングして、第3の複数のパターン構造(1402,1404)を形成する工程と、
第3の複数のパターン構造(1402,1404)に従って第1ハードマスク(110)をエッチングして、第1ハードマスク(110)の第4の複数のパターン構造(1802)を形成する工程と、
第4の複数のパターン構造(1802)に従ってターゲット層(106)をエッチングして、ターゲット層(106)の第5の複数のパターン構造(2602)を形成する工程とを有する、半導体素子を形成する方法。
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