JP2008500727A - 分離相補型マスクパターン転写方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 230000000295 complement effect Effects 0.000 title abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 66
- 238000000059 patterning Methods 0.000 claims abstract description 51
- 239000000463 material Substances 0.000 claims abstract description 27
- 230000008569 process Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000010363 phase shift Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 81
- 229920002120 photoresistant polymer Polymers 0.000 description 32
- 238000004140 cleaning Methods 0.000 description 18
- 238000009966 trimming Methods 0.000 description 16
- 230000008901 benefit Effects 0.000 description 7
- 238000004380 ashing Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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Description
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本開示の実施形態を理解し易くしている。
Claims (20)
- ウェハ(102)に第1層(106)を設ける工程と、
第1層(106)上に第1ハードマスク(110)を形成する工程と、
第1ハードマスク(110)上に第2ハードマスク(112)を形成する工程と、
第2ハードマスク(112)を第1パターン(602)に従ってパターニングする工程であって、第2ハードマスク(112)の内の第1の厚さに相当する部分(118)をエッチングすることを含む工程と、
第2ハードマスク(112)を第2パターン(1002)に従って第2の時間に亘ってパターニングする工程であって、第2ハードマスク(112)の内の第2の厚さに相当する部分(116)をエッチングすることを含む工程と、
第2の時間に亘ってパターニングする工程の後に、第2ハードマスク(112)をエッチングして、第2ハードマスク(112)の第1の複数のパターン構造(1802)を形成する工程と、
第1の複数のパターン構造(1802)を用いて、第1ハードマスク(110)をエッチングして、第1ハードマスク(110)の第2の複数のパターン構造(1804)を形成する工程と、
第2の複数のパターン構造(1804)を用いて、第1層(106)をエッチングして、第1層(106)の第3の複数のパターン構造(2602)を形成する工程とを有する、半導体素子(100)を形成する方法。 - 第2ハードマスク(112)は、第1層部分(114)と、第1層部分上に位置する第2層部分(116)と、第2層部分上に位置する第3層部分(118)とを備え、
第1の厚さに相当する部分をエッチングする工程は、第3層部分(118)をエッチングすることを更に含む、請求項1記載の方法。 - 第2の時間に亘ってエッチングする工程は第3層部分(118)をエッチングしている間にエッチングされる選択位置において、第2層部分(116)をエッチングすることを含み、
第2の時間に亘ってエッチングする工程は、第2ハードマスク(112)を第1パターンに従ってパターニングしている間にエッチングされなかった第3層の選択位置において第3層をエッチングすることを含む、請求項2記載の方法。 - 第1の複数のパターン構造は、ほぼ第1層部分(114)に形成される、請求項2記載の方法。
- 第3層部分(118)は、第2層部分(116)とは異なる材料から成る、請求項2記載の方法。
- 第1層(106)は、シリコン、金属、金属酸化膜、及び誘電体のうちの少なくとも一つを含む、請求項1記載の方法。
- 第1ハードマスク(110)は、非晶質炭素有機反射防止膜(OARC)、スピン塗布底面ARC、及び低K誘電体の内の少なくとも一つを含む、請求項1記載の方法。
- 第1ハードマスク(110)は第1材料を含み、
第2ハードマスク(112)は第2材料を含み、
第1材料は第2材料に対して選択的にエッチング可能であり、かつ第2材料は第1材料に対して選択的にエッチング可能である、請求項1記載の方法。 - 第1材料は第1層(106)の材料に対して選択的にエッチング可能であり、これにより、第3の複数のパターン構造(2602)を第1層(106)に形成する前に、第1ハードマスク(110)の第2の複数のパターン構造(1804)におけるエッチング深さの差を低減することが可能である、請求項8記載の方法。
- 第1層(106)を第2の複数のパターン構造(1804)を用いてエッチングして第3の複数のパターン構造(2602)を形成する工程は更に、第1の複数のパターン構造(1802)をエッチングすることを含む、請求項1記載の方法。
- 第2ハードマスク(112)は、酸化膜を含む第1層(114)と、第1層上に位置する窒化膜を含む第2層(116)と、第2層上に位置する酸化膜を含む第3層(118)とを備える、請求項1記載の方法。
- 第1パターン(602)は第1方向に延在する第1線を有し、
第2パターン(1002)は第1線と交差する線スペースを有し、
第1の複数の構造(1802)から成る構造は、線スペースにより規定される間隔を有する第1線によって画定される構造を有する、請求項1記載の方法。 - 第2ハードマスク(112)を第1パターン(602)に従ってパターニングする工程では、第2ハードマスクの上に第4の複数のパターン構造(202)を形成し、第4の複数のパターン構造(202)に従って第2ハードマスクをエッチングすることを含む、請求項1記載の方法。
- 第2の時間に亘ってパターニングする工程の前に、第4の複数のパターン構造(202)を除去することを更に含む、請求項13記載の方法。
- 第2ハードマスク(112)を第2パターンに従って第2の時間に亘ってパターニングする工程は、第2ハードマスクの上に第4の複数のパターン構造(1002)を形成し、第4の複数のパターン構造(202)に従って第2ハードマスクをエッチングする、請求項1記載の方法。
- 第2ハードマスクのエッチングの前に、第5の複数のパターン構造を除去して、第2ハードマスクの第1の複数のパターン構造を形成することを更に含む、請求項15記載の方法。
- 第1の厚さ及び第2の厚さはそれぞれ、第2ハードマスク(112)の厚さよりも薄い、請求項1記載の方法。
- 第1の厚さ及び第2の厚さを合計した厚さは第2ハードマスク(112)の厚さよりも薄く、第1ハードマスク(110)は、第1及び第2のパターニングによっては露出しない状態を維持する、請求項17記載の方法。
- トランジスタのゲートをパターニングする方法であって、
ゲート材料層(106)をウェハ(102)上に形成する工程と、
ゲート材料層(106)をパターニングして複数のゲート構造(2602)を形成する工程とを備え、前記パターニングする工程は更に、
第1層部分(114)と、第1層部分上に位置する第2層部分(116)と、第2層部分上に位置する第3層部分(118)とを含むハードマスク(112)をゲート材料層(106)上に形成する工程と、
ハードマスク(112)を第1パターン(602)に従ってパターニングする工程であって、第3層部分(118)を第1の複数の選択位置でエッチングすることを含む工程と、
ハードマスクを第1パターンに従ってパターニングした後に、ハードマスク(112)を第2パターン(1002)に従ってパターニングする工程であって、第3層部分(118)を第2の複数の選択位置でエッチングすることを含む工程と、
ハードマスクを第2パターン(1002)に従ってパターニングした後に、ハードマスク(112)をエッチングする工程であって、第1層部分(114)を第1の複数の選択位置及び第2の複数の選択位置においてエッチングして、第1層部分(114)の第1の複数のパターン構造(1802)を形成することを含む工程とを有する、方法。 - ウェハ(102)にターゲット層(106)を設ける工程と、
ターゲット層(106)上に第1ハードマスク(110)を形成する工程と、
第1ハードマスク(110)上に第2ハードマスク(112)を形成する工程と、
第2ハードマスク(112)上に第1の複数のパターン構造(202)を形成する工程と、
第1の複数のパターン構造(202)に従って第2ハードマスク(112)をパターニングする工程であって、第2ハードマスク(112)の第1の厚さに相当する部分をエッチングすることを含み、第1の厚さは第2ハードマスク(112)の厚さよりも薄い、工程と、
第1の複数のパターン構造(202)を除去する工程と、
前記除去の後に、第2ハードマスク(112)上に第2の複数のパターン構造(1002)を形成する工程と、
第2の複数のパターン構造(1002)に従って、第2ハードマスク(112)を第2の時間に亘ってパターニングする工程であって、第2ハードマスク(112)の第2の厚さに相当する部分をエッチングすることを含み、第2の厚さは第1の厚さに相当する部分を除去した後に残る第2ハードマスク(112)の厚さよりも薄い、工程と、
第2の複数のパターン構造(1002)を除去する工程と、
第2ハードマスク(112)をエッチングして、第3の複数のパターン構造(1402,1404)を形成する工程と、
第3の複数のパターン構造(1402,1404)に従って第1ハードマスク(110)をエッチングして、第1ハードマスク(110)の第4の複数のパターン構造(1802)を形成する工程と、
第4の複数のパターン構造(1802)に従ってターゲット層(106)をエッチングして、ターゲット層(106)の第5の複数のパターン構造(2602)を形成する工程とを有する、半導体素子を形成する方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/853,701 | 2004-05-25 | ||
US10/853,701 US7132327B2 (en) | 2004-05-25 | 2004-05-25 | Decoupled complementary mask patterning transfer method |
PCT/US2005/013077 WO2005117089A2 (en) | 2004-05-25 | 2005-04-18 | Decoupled complementary mask patterning transfer method |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008500727A true JP2008500727A (ja) | 2008-01-10 |
JP2008500727A5 JP2008500727A5 (ja) | 2008-06-05 |
JP4929168B2 JP4929168B2 (ja) | 2012-05-09 |
Family
ID=35451550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007515083A Active JP4929168B2 (ja) | 2004-05-25 | 2005-04-18 | 分離相補型マスクパターン転写方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7132327B2 (ja) |
EP (1) | EP1749312B1 (ja) |
JP (1) | JP4929168B2 (ja) |
CN (1) | CN100452310C (ja) |
TW (1) | TWI384527B (ja) |
WO (1) | WO2005117089A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
KR100640657B1 (ko) * | 2005-07-25 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
US8123968B2 (en) | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
US7807582B2 (en) * | 2006-03-06 | 2010-10-05 | Micron Technology, Inc. | Method of forming contacts for a memory device |
WO2007116362A1 (en) * | 2006-04-07 | 2007-10-18 | Nxp B.V. | Method of manufacturing a semiconductor device |
DE102006054545A1 (de) * | 2006-11-20 | 2008-05-21 | Qimonda Ag | Verfahren zur Strukturierung einer Hartmaskenschicht |
US20080274626A1 (en) * | 2007-05-04 | 2008-11-06 | Frederique Glowacki | Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US20100099255A1 (en) * | 2008-10-20 | 2010-04-22 | Conley Willard E | Method of forming a contact through an insulating layer |
US10332745B2 (en) | 2017-05-17 | 2019-06-25 | Globalfoundries Inc. | Dummy assist features for pattern support |
US10916427B2 (en) | 2018-07-11 | 2021-02-09 | United Microelectronics Corp. | Forming contact holes using litho-etch-litho-etch approach |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000112114A (ja) * | 1998-10-08 | 2000-04-21 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
JP2000227652A (ja) * | 1999-02-05 | 2000-08-15 | Nec Corp | 半導体装置の製造方法 |
JP2002359352A (ja) * | 2001-03-29 | 2002-12-13 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
US6764903B1 (en) * | 2003-04-30 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual hard mask layer patterning method |
JP2004363390A (ja) * | 2003-06-05 | 2004-12-24 | Toshiba Corp | フォトマスクの補正方法、及び半導体装置の製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150826A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
US5308741A (en) * | 1992-07-31 | 1994-05-03 | Motorola, Inc. | Lithographic method using double exposure techniques, mask position shifting and light phase shifting |
US5415835A (en) * | 1992-09-16 | 1995-05-16 | University Of New Mexico | Method for fine-line interferometric lithography |
US6042998A (en) * | 1993-09-30 | 2000-03-28 | The University Of New Mexico | Method and apparatus for extending spatial frequencies in photolithography images |
US6233044B1 (en) * | 1997-01-21 | 2001-05-15 | Steven R. J. Brueck | Methods and apparatus for integrating optical and interferometric lithography to produce complex patterns |
US5959325A (en) * | 1997-08-21 | 1999-09-28 | International Business Machines Corporation | Method for forming cornered images on a substrate and photomask formed thereby |
US6605541B1 (en) * | 1998-05-07 | 2003-08-12 | Advanced Micro Devices, Inc. | Pitch reduction using a set of offset masks |
US6248635B1 (en) * | 1999-10-25 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for fabricating a bit-line in a monos device using a dual layer hard mask |
US6818389B2 (en) | 2000-09-13 | 2004-11-16 | Massachusetts Institute Of Technology | Method of design and fabrication of integrated circuits using regular arrays and gratings |
US6429067B1 (en) * | 2001-01-17 | 2002-08-06 | International Business Machines Corporation | Dual mask process for semiconductor devices |
US6780708B1 (en) * | 2003-03-05 | 2004-08-24 | Advanced Micro Devices, Inc. | Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography |
-
2004
- 2004-05-25 US US10/853,701 patent/US7132327B2/en not_active Expired - Lifetime
-
2005
- 2005-04-18 EP EP05740110A patent/EP1749312B1/en active Active
- 2005-04-18 WO PCT/US2005/013077 patent/WO2005117089A2/en not_active Application Discontinuation
- 2005-04-18 JP JP2007515083A patent/JP4929168B2/ja active Active
- 2005-04-18 CN CNB2005800168923A patent/CN100452310C/zh active Active
- 2005-05-13 TW TW094115651A patent/TWI384527B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000112114A (ja) * | 1998-10-08 | 2000-04-21 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
JP2000227652A (ja) * | 1999-02-05 | 2000-08-15 | Nec Corp | 半導体装置の製造方法 |
JP2002359352A (ja) * | 2001-03-29 | 2002-12-13 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
US6764903B1 (en) * | 2003-04-30 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual hard mask layer patterning method |
JP2004363390A (ja) * | 2003-06-05 | 2004-12-24 | Toshiba Corp | フォトマスクの補正方法、及び半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2005117089A3 (en) | 2006-06-15 |
EP1749312B1 (en) | 2012-11-07 |
US20050277276A1 (en) | 2005-12-15 |
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US7132327B2 (en) | 2006-11-07 |
JP4929168B2 (ja) | 2012-05-09 |
EP1749312A2 (en) | 2007-02-07 |
TWI384527B (zh) | 2013-02-01 |
CN100452310C (zh) | 2009-01-14 |
CN1957448A (zh) | 2007-05-02 |
WO2005117089A2 (en) | 2005-12-08 |
TW200610026A (en) | 2006-03-16 |
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