JPS62150826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62150826A JPS62150826A JP60295063A JP29506385A JPS62150826A JP S62150826 A JPS62150826 A JP S62150826A JP 60295063 A JP60295063 A JP 60295063A JP 29506385 A JP29506385 A JP 29506385A JP S62150826 A JPS62150826 A JP S62150826A
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- Japan
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- mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に反応性イオ
ンエツチング(RIE)などドライエツチングにより絶
縁膜を加工する方法に関する。
ンエツチング(RIE)などドライエツチングにより絶
縁膜を加工する方法に関する。
従来、例えばμ波トランジスタは、第3図(a)〜(C
)に示す如く形成される。
)に示す如く形成される。
まず、N型の半導体基板1上にP型層2を形成した後、
このP型層2上にシリコン酸化1113、シリコン窒化
ff14を順次形成した(第3図(a)図示)。つづい
て、前記シリコン窒化膜4上に、oeep−uvレジス
ト、通常のレジス1−を′all!Iする方法などで所
定の形状を有したレジスト5を形成した(第3図(b)
図示)。なお、同図(b’)において、6はエミッタ形
成開口部、7a、7bはベース形成開口部である。次い
で、前記レジスト5をマスクとして前記シリコン窒化膜
4及びシリコン酸化膜3をRIE等によるドライエツチ
ングにより選択的にエツチングした。更に、前記レジス
ト5を剥離した(第3図(C)図示)。なお、同図(C
)において、8は幅0.5AIInのエミッタ開口部、
9a、9bは幅1.0ynのベース開口部である。しか
る後、図示しないが、前記P型層2にエミッタ、ベース
を形成し、更にこれらの取出し配線を形成してμ波トラ
ンジスタを製造する。
このP型層2上にシリコン酸化1113、シリコン窒化
ff14を順次形成した(第3図(a)図示)。つづい
て、前記シリコン窒化膜4上に、oeep−uvレジス
ト、通常のレジス1−を′all!Iする方法などで所
定の形状を有したレジスト5を形成した(第3図(b)
図示)。なお、同図(b’)において、6はエミッタ形
成開口部、7a、7bはベース形成開口部である。次い
で、前記レジスト5をマスクとして前記シリコン窒化膜
4及びシリコン酸化膜3をRIE等によるドライエツチ
ングにより選択的にエツチングした。更に、前記レジス
ト5を剥離した(第3図(C)図示)。なお、同図(C
)において、8は幅0.5AIInのエミッタ開口部、
9a、9bは幅1.0ynのベース開口部である。しか
る後、図示しないが、前記P型層2にエミッタ、ベース
を形成し、更にこれらの取出し配線を形成してμ波トラ
ンジスタを製造する。
しかしながら、従来技術によれば、以下に示す問題点を
有する。
有する。
■サブミクロンパターンの形成に関してはDeep−t
JVレジスト、UVレジストの薄膜化にDeep−UV
露光を行なっているが、この露光モードは密着露光であ
り、ウェハ内で付着物があった場合、面内バラツキが大
きくなる。そして、最悪の場合は付着物の程度により、
その周辺1〜2cinエリアで全くパターンが切れない
場合が生ずる。
JVレジスト、UVレジストの薄膜化にDeep−UV
露光を行なっているが、この露光モードは密着露光であ
り、ウェハ内で付着物があった場合、面内バラツキが大
きくなる。そして、最悪の場合は付着物の程度により、
その周辺1〜2cinエリアで全くパターンが切れない
場合が生ずる。
■サブミクロンパターンの形成が可能な場合でも前の工
程との合せ精度において、μ波トランジスタでは現在バ
ラツキが3σ−0,3〜0.5mとなり、高度な合せ精
度が要求されている。しかし、現在使用中のマスクアラ
イナ−では上記精度は難しい値である。
程との合せ精度において、μ波トランジスタでは現在バ
ラツキが3σ−0,3〜0.5mとなり、高度な合せ精
度が要求されている。しかし、現在使用中のマスクアラ
イナ−では上記精度は難しい値である。
■レジストの耐RIE性について考えると、Deep−
LIVレジストでは若干耐RIE性が弱く。
LIVレジストでは若干耐RIE性が弱く。
RIE条件がかなり限定される。そのため、ルーチン化
した場合、スループットの低下を招く。
した場合、スループットの低下を招く。
ところで、上記■の合せ精度の対策として、現在主流と
してステッパーの使用が大いに検討され、量産化にも用
いられている。しかし、ステッパーを用いた場合、パタ
ーンの形成については量産レベルで1.0−、マシーン
限界で0.8JJ!IL程度であり、合せ精度が向上し
ても1.0〜1.2譚レベルのパターン技術グしかでき
ない。
してステッパーの使用が大いに検討され、量産化にも用
いられている。しかし、ステッパーを用いた場合、パタ
ーンの形成については量産レベルで1.0−、マシーン
限界で0.8JJ!IL程度であり、合せ精度が向上し
ても1.0〜1.2譚レベルのパターン技術グしかでき
ない。
本発明は上記事情に鑑みてなされたもの、サブミクロン
パターンを、ウェハ面内のバラツキを生じることなくし
かも合せ精度よく行なえる半導体装置の製造方法を提供
することを目的とする。
パターンを、ウェハ面内のバラツキを生じることなくし
かも合せ精度よく行なえる半導体装置の製造方法を提供
することを目的とする。
本発明は、まず通常のパターン技術により第1のマスク
材をバターニングした侵、全面に被膜の形成、RIEな
どのエツチングにより被膜を第2のマスク材の側壁に残
存させ、しかる後筒2のマスク材及びこの側壁に残存さ
せた被膜を用いて第1のマスク材をバターニングし一更
にこのバターニングされた第1のマスク材を用いて目的
とすべき絶縁膜をバターニングすることを特徴とするも
ので、これにより上記目的を達成することを図ったもの
である。
材をバターニングした侵、全面に被膜の形成、RIEな
どのエツチングにより被膜を第2のマスク材の側壁に残
存させ、しかる後筒2のマスク材及びこの側壁に残存さ
せた被膜を用いて第1のマスク材をバターニングし一更
にこのバターニングされた第1のマスク材を用いて目的
とすべき絶縁膜をバターニングすることを特徴とするも
ので、これにより上記目的を達成することを図ったもの
である。
以下、本発明の一実施例に係るμ波トランジスタの製造
方法を第1図(a)〜(e)を参照して説明する。
方法を第1図(a)〜(e)を参照して説明する。
[1]まず、N型のシリコン基板21上にP型層22を
形成した後、シリコン酸化III 23、シリコン窒化
膜24を順次形成した。つづいて、前記窒化膜24上に
厚さ500〜1000人のAMからなる第1のマスク材
25、及び厚さ2500Å以上の5i02.5iONか
らなる第2のマスク材26を形成した。次いで、この第
2のマスク材26上に、所定形状のレジスト27を形成
したく第1図(a)図示)。ここで、28は幅(Ll
)1 amのエミッタ形成開口部、29a、29bはベ
ース形成開口部である。更に、前記レジスト27をマス
クとしてRIEにてCF4 +02ガスで前記第2のマ
スク材26を選択的にエツチングし、その後レジスト2
7を剥離した。しかる後、SiO2、SiNなどからな
る被ll130をプラズマCvDを用いて等方的に堆積
したく第1図(b)図示)。
形成した後、シリコン酸化III 23、シリコン窒化
膜24を順次形成した。つづいて、前記窒化膜24上に
厚さ500〜1000人のAMからなる第1のマスク材
25、及び厚さ2500Å以上の5i02.5iONか
らなる第2のマスク材26を形成した。次いで、この第
2のマスク材26上に、所定形状のレジスト27を形成
したく第1図(a)図示)。ここで、28は幅(Ll
)1 amのエミッタ形成開口部、29a、29bはベ
ース形成開口部である。更に、前記レジスト27をマス
クとしてRIEにてCF4 +02ガスで前記第2のマ
スク材26を選択的にエツチングし、その後レジスト2
7を剥離した。しかる後、SiO2、SiNなどからな
る被ll130をプラズマCvDを用いて等方的に堆積
したく第1図(b)図示)。
[2]次に、前記被膜30をRIEにてCF4 +02
ガスでエツチングし、バターニングされた第2のマスク
材26の側壁に前記被膜30を残存させた(第1図(C
)図示)。この際、被膜の厚さを制御して0.25−に
すると、幅(L2 )0.5譚の開口部31が得られる
。つづいて、バターニングされた第2のマスク材26及
び残存する被1!130をマスクとして前記第1のマス
ク材25を、RIEを用い塩素系ガスを使用して選択的
にエツチングした(第1図(d)図示)。
ガスでエツチングし、バターニングされた第2のマスク
材26の側壁に前記被膜30を残存させた(第1図(C
)図示)。この際、被膜の厚さを制御して0.25−に
すると、幅(L2 )0.5譚の開口部31が得られる
。つづいて、バターニングされた第2のマスク材26及
び残存する被1!130をマスクとして前記第1のマス
ク材25を、RIEを用い塩素系ガスを使用して選択的
にエツチングした(第1図(d)図示)。
この際、前記被膜30はほとんどエツチングされない。
次いで、前記第2のマスク材26及び被膜30を除去し
た後、バターニングされた第1のマスフ材25をマスク
としてRIE、CF4 +02ガスで前記シリコン窒化
B!24、シリコン酸化膜23を選択的にエツチング除
去した。更に、前記第1のマスク材25を硫酸+過酸化
水素液で除去した。以後、常法によりP型層22にエミ
ッタとしてのP+領域32、ベースとしてのP+領域3
3a、33bを夫々形成した後、P+領域32に接続す
る取出し配線34、及びP+領域33a、33bに接続
する取出し配線35を夫々形成してμ波トランジスタを
製造した(第1図(e)及び第2図図示)。ここで、第
2図は第1図(e)の拡大図である。
た後、バターニングされた第1のマスフ材25をマスク
としてRIE、CF4 +02ガスで前記シリコン窒化
B!24、シリコン酸化膜23を選択的にエツチング除
去した。更に、前記第1のマスク材25を硫酸+過酸化
水素液で除去した。以後、常法によりP型層22にエミ
ッタとしてのP+領域32、ベースとしてのP+領域3
3a、33bを夫々形成した後、P+領域32に接続す
る取出し配線34、及びP+領域33a、33bに接続
する取出し配線35を夫々形成してμ波トランジスタを
製造した(第1図(e)及び第2図図示)。ここで、第
2図は第1図(e)の拡大図である。
本発明は、まず通常の方法により第2のマスク材26を
バターニングした後、全面に被1130の形成、RIE
によるエツチングを行なって該被膜30を第2の側壁に
残存させ(第1図(C) 図示)、シかる後筒2のマ
スク材26をこのマスク材26の側壁に残存させた被膜
30とともに第1のマスク材25のエツチングマスクと
して用い(11図(d)図示〉、かつ第1のマスク材2
5をシリコン窒化膜24及びシリコン酸化膜23のエツ
チングマスクとして用いる。従って、従来と比べ合せ精
度を向上できる。また、密着露光でないため、1虜レベ
ルのバターニングはウェハが大口径しても問題にならず
、0.5u!nレベルのサブミクロンパターンの形成を
実現できる。更に、シリコン窒化膜24は第1のマスク
材25によって保護されているため、第1図(b)の工
程のRIEによる被膜30のエツチング時に、シリコン
窒化11!24がRIEのダメージを受けることはない
。
バターニングした後、全面に被1130の形成、RIE
によるエツチングを行なって該被膜30を第2の側壁に
残存させ(第1図(C) 図示)、シかる後筒2のマ
スク材26をこのマスク材26の側壁に残存させた被膜
30とともに第1のマスク材25のエツチングマスクと
して用い(11図(d)図示〉、かつ第1のマスク材2
5をシリコン窒化膜24及びシリコン酸化膜23のエツ
チングマスクとして用いる。従って、従来と比べ合せ精
度を向上できる。また、密着露光でないため、1虜レベ
ルのバターニングはウェハが大口径しても問題にならず
、0.5u!nレベルのサブミクロンパターンの形成を
実現できる。更に、シリコン窒化膜24は第1のマスク
材25によって保護されているため、第1図(b)の工
程のRIEによる被膜30のエツチング時に、シリコン
窒化11!24がRIEのダメージを受けることはない
。
なお、上記実施例において、第2のマスク材の側壁に残
存させる被膜の堆積形状は、開口部の寸法、第2のマス
ク材の膜厚により変化する。例えば1.第4図に示す如
く第2のマスク材26が厚い場合は、第5図に示す如く
エツチングされる。一方、第2のマスク材26が第6図
に示す如く薄い場合は、第7図に示す如くエツチングさ
れる。従って、いずれの場合も被膜30を第2のマスク
材26の側壁に残存させることが可能となる。また、第
1のマスク材の材料は、Aβの代わりにTi等を用いて
もよい。
存させる被膜の堆積形状は、開口部の寸法、第2のマス
ク材の膜厚により変化する。例えば1.第4図に示す如
く第2のマスク材26が厚い場合は、第5図に示す如く
エツチングされる。一方、第2のマスク材26が第6図
に示す如く薄い場合は、第7図に示す如くエツチングさ
れる。従って、いずれの場合も被膜30を第2のマスク
材26の側壁に残存させることが可能となる。また、第
1のマスク材の材料は、Aβの代わりにTi等を用いて
もよい。
以上詳述した如く本発明によれば、サブミクロンパター
ンを、ウェハ面内のバラツキを生じさせることなくしか
も合せ精度よくなし得る半導体装置の製造方法を提供す
ることができる。
ンを、ウェハ面内のバラツキを生じさせることなくしか
も合せ精度よくなし得る半導体装置の製造方法を提供す
ることができる。
第1図(a)〜(e)は本発明の一実施例に係るμ波ト
ランジスタの製造方法を工程順に示す断面図、第2図は
第1図(e)の拡大図、第3図(a)〜(C)は従来の
μ波トランジスタの製造方法を工程順に示す断面図、第
4図は第2のマスク材が厚い場合の被膜の堆積の状態を
説明する図、第5図は第4図の被膜をRIEによりエツ
チングした後の状態を説明する図、第6図は第2のマス
ク材が薄い場合の被膜の堆積の状態を説明する図、第7
図は第6図の被膜をRIEによりエツチングした後の状
態を説明するための図である。 21・・・N型のシリコン基板、22・・・P型層、2
3・・・シリコン酸化膜、24・・・シリコン窒化膜、
25.26・・・マスク材、27・・・レジスト、28
.29a、29b、31−・・開口部、30−・・被膜
、32.33a、33b・P+型領域、34.35・・
・取出し配線。 出願人代理人 弁理士 鈴江武彦 第4図 刀 第6図 霞5r!!:J Jl 7図
ランジスタの製造方法を工程順に示す断面図、第2図は
第1図(e)の拡大図、第3図(a)〜(C)は従来の
μ波トランジスタの製造方法を工程順に示す断面図、第
4図は第2のマスク材が厚い場合の被膜の堆積の状態を
説明する図、第5図は第4図の被膜をRIEによりエツ
チングした後の状態を説明する図、第6図は第2のマス
ク材が薄い場合の被膜の堆積の状態を説明する図、第7
図は第6図の被膜をRIEによりエツチングした後の状
態を説明するための図である。 21・・・N型のシリコン基板、22・・・P型層、2
3・・・シリコン酸化膜、24・・・シリコン窒化膜、
25.26・・・マスク材、27・・・レジスト、28
.29a、29b、31−・・開口部、30−・・被膜
、32.33a、33b・P+型領域、34.35・・
・取出し配線。 出願人代理人 弁理士 鈴江武彦 第4図 刀 第6図 霞5r!!:J Jl 7図
Claims (1)
- 半導体基板上に絶縁膜を介して金属からなる第1のマス
ク材を形成する工程と、この第1のマスク材上にこれと
エッチング速度の異なる第2のマスク材を形成する工程
と、この第2のマスク材をパターニングする工程と、全
面に被膜を形成した後、これをドライエッグにより除去
しパターニングされた第2のマスク材の側壁に被膜を残
存させる工程と、残存した被膜及びパターニングされた
第2のマスク材をマスクとして前記第1のマスク材をパ
ターニングする工程と、このパターニングされた第1の
マスク材を用いて前記絶縁膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
US06/942,076 US4792534A (en) | 1985-12-25 | 1986-12-15 | Method of manufacturing a semiconductor device involving sidewall spacer formation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62150826A true JPS62150826A (ja) | 1987-07-04 |
JPH0476496B2 JPH0476496B2 (ja) | 1992-12-03 |
Family
ID=17815835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60295063A Granted JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4792534A (ja) |
JP (1) | JPS62150826A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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