JPS62150826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62150826A JPS62150826A JP60295063A JP29506385A JPS62150826A JP S62150826 A JPS62150826 A JP S62150826A JP 60295063 A JP60295063 A JP 60295063A JP 29506385 A JP29506385 A JP 29506385A JP S62150826 A JPS62150826 A JP S62150826A
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- mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に反応性イオ
ンエツチング（ＲＩＥ）などドライエツチングにより絶
縁膜を加工する方法に関する。
ンエツチング（ＲＩＥ）などドライエツチングにより絶
縁膜を加工する方法に関する。
従来、例えばμ波トランジスタは、第３図（ａ）〜（Ｃ
）に示す如く形成される。
）に示す如く形成される。
まず、Ｎ型の半導体基板１上にＰ型層２を形成した後、
このＰ型層２上にシリコン酸化１１１３、シリコン窒化
ｆｆ１４を順次形成した（第３図（ａ）図示）。つづい
て、前記シリコン窒化膜４上に、ｏｅｅｐ−ｕｖレジス
ト、通常のレジス１−を′ａｌｌ！Ｉする方法などで所
定の形状を有したレジスト５を形成した（第３図（ｂ）
図示）。なお、同図（ｂ’）において、６はエミッタ形
成開口部、７ａ、７ｂはベース形成開口部である。次い
で、前記レジスト５をマスクとして前記シリコン窒化膜
４及びシリコン酸化膜３をＲＩＥ等によるドライエツチ
ングにより選択的にエツチングした。更に、前記レジス
ト５を剥離した（第３図（Ｃ）図示）。なお、同図（Ｃ
）において、８は幅０．５ＡＩＩｎのエミッタ開口部、
９ａ、９ｂは幅１．０ｙｎのベース開口部である。しか
る後、図示しないが、前記Ｐ型層２にエミッタ、ベース
を形成し、更にこれらの取出し配線を形成してμ波トラ
ンジスタを製造する。
このＰ型層２上にシリコン酸化１１１３、シリコン窒化
ｆｆ１４を順次形成した（第３図（ａ）図示）。つづい
て、前記シリコン窒化膜４上に、ｏｅｅｐ−ｕｖレジス
ト、通常のレジス１−を′ａｌｌ！Ｉする方法などで所
定の形状を有したレジスト５を形成した（第３図（ｂ）
図示）。なお、同図（ｂ’）において、６はエミッタ形
成開口部、７ａ、７ｂはベース形成開口部である。次い
で、前記レジスト５をマスクとして前記シリコン窒化膜
４及びシリコン酸化膜３をＲＩＥ等によるドライエツチ
ングにより選択的にエツチングした。更に、前記レジス
ト５を剥離した（第３図（Ｃ）図示）。なお、同図（Ｃ
）において、８は幅０．５ＡＩＩｎのエミッタ開口部、
９ａ、９ｂは幅１．０ｙｎのベース開口部である。しか
る後、図示しないが、前記Ｐ型層２にエミッタ、ベース
を形成し、更にこれらの取出し配線を形成してμ波トラ
ンジスタを製造する。
しかしながら、従来技術によれば、以下に示す問題点を
有する。
有する。
■サブミクロンパターンの形成に関してはＤｅｅｐ−ｔ
ＪＶレジスト、ＵＶレジストの薄膜化にＤｅｅｐ−ＵＶ
露光を行なっているが、この露光モードは密着露光であ
り、ウェハ内で付着物があった場合、面内バラツキが大
きくなる。そして、最悪の場合は付着物の程度により、
その周辺１〜２ｃｉｎエリアで全くパターンが切れない
場合が生ずる。
ＪＶレジスト、ＵＶレジストの薄膜化にＤｅｅｐ−ＵＶ
露光を行なっているが、この露光モードは密着露光であ
り、ウェハ内で付着物があった場合、面内バラツキが大
きくなる。そして、最悪の場合は付着物の程度により、
その周辺１〜２ｃｉｎエリアで全くパターンが切れない
場合が生ずる。
■サブミクロンパターンの形成が可能な場合でも前の工
程との合せ精度において、μ波トランジスタでは現在バ
ラツキが３σ−０，３〜０．５ｍとなり、高度な合せ精
度が要求されている。しかし、現在使用中のマスクアラ
イナ−では上記精度は難しい値である。
程との合せ精度において、μ波トランジスタでは現在バ
ラツキが３σ−０，３〜０．５ｍとなり、高度な合せ精
度が要求されている。しかし、現在使用中のマスクアラ
イナ−では上記精度は難しい値である。
■レジストの耐ＲＩＥ性について考えると、Ｄｅｅｐ−
ＬＩＶレジストでは若干耐ＲＩＥ性が弱く。
ＬＩＶレジストでは若干耐ＲＩＥ性が弱く。
ＲＩＥ条件がかなり限定される。そのため、ルーチン化
した場合、スループットの低下を招く。
した場合、スループットの低下を招く。
ところで、上記■の合せ精度の対策として、現在主流と
してステッパーの使用が大いに検討され、量産化にも用
いられている。しかし、ステッパーを用いた場合、パタ
ーンの形成については量産レベルで１．０−、マシーン
限界で０．８ＪＪ！ＩＬ程度であり、合せ精度が向上し
ても１．０〜１．２譚レベルのパターン技術グしかでき
ない。
してステッパーの使用が大いに検討され、量産化にも用
いられている。しかし、ステッパーを用いた場合、パタ
ーンの形成については量産レベルで１．０−、マシーン
限界で０．８ＪＪ！ＩＬ程度であり、合せ精度が向上し
ても１．０〜１．２譚レベルのパターン技術グしかでき
ない。
本発明は上記事情に鑑みてなされたもの、サブミクロン
パターンを、ウェハ面内のバラツキを生じることなくし
かも合せ精度よく行なえる半導体装置の製造方法を提供
することを目的とする。
パターンを、ウェハ面内のバラツキを生じることなくし
かも合せ精度よく行なえる半導体装置の製造方法を提供
することを目的とする。
本発明は、まず通常のパターン技術により第１のマスク
材をバターニングした侵、全面に被膜の形成、ＲＩＥな
どのエツチングにより被膜を第２のマスク材の側壁に残
存させ、しかる後筒２のマスク材及びこの側壁に残存さ
せた被膜を用いて第１のマスク材をバターニングし一更
にこのバターニングされた第１のマスク材を用いて目的
とすべき絶縁膜をバターニングすることを特徴とするも
ので、これにより上記目的を達成することを図ったもの
である。
材をバターニングした侵、全面に被膜の形成、ＲＩＥな
どのエツチングにより被膜を第２のマスク材の側壁に残
存させ、しかる後筒２のマスク材及びこの側壁に残存さ
せた被膜を用いて第１のマスク材をバターニングし一更
にこのバターニングされた第１のマスク材を用いて目的
とすべき絶縁膜をバターニングすることを特徴とするも
ので、これにより上記目的を達成することを図ったもの
である。
以下、本発明の一実施例に係るμ波トランジスタの製造
方法を第１図（ａ）〜（ｅ）を参照して説明する。
方法を第１図（ａ）〜（ｅ）を参照して説明する。
［１］まず、Ｎ型のシリコン基板２１上にＰ型層２２を
形成した後、シリコン酸化ＩＩＩ ２３、シリコン窒化
膜２４を順次形成した。つづいて、前記窒化膜２４上に
厚さ５００〜１０００人のＡＭからなる第１のマスク材
２５、及び厚さ２５００Å以上の５ｉ０２．５ｉＯＮか
らなる第２のマスク材２６を形成した。次いで、この第
２のマスク材２６上に、所定形状のレジスト２７を形成
したく第１図（ａ）図示）。ここで、２８は幅（Ｌｌ
）１ ａｍのエミッタ形成開口部、２９ａ、２９ｂはベ
ース形成開口部である。更に、前記レジスト２７をマス
クとしてＲＩＥにてＣＦ４ ＋０２ガスで前記第２のマ
スク材２６を選択的にエツチングし、その後レジスト２
７を剥離した。しかる後、ＳｉＯ２、ＳｉＮなどからな
る被ｌｌ１３０をプラズマＣｖＤを用いて等方的に堆積
したく第１図（ｂ）図示）。
形成した後、シリコン酸化ＩＩＩ ２３、シリコン窒化
膜２４を順次形成した。つづいて、前記窒化膜２４上に
厚さ５００〜１０００人のＡＭからなる第１のマスク材
２５、及び厚さ２５００Å以上の５ｉ０２．５ｉＯＮか
らなる第２のマスク材２６を形成した。次いで、この第
２のマスク材２６上に、所定形状のレジスト２７を形成
したく第１図（ａ）図示）。ここで、２８は幅（Ｌｌ
）１ ａｍのエミッタ形成開口部、２９ａ、２９ｂはベ
ース形成開口部である。更に、前記レジスト２７をマス
クとしてＲＩＥにてＣＦ４ ＋０２ガスで前記第２のマ
スク材２６を選択的にエツチングし、その後レジスト２
７を剥離した。しかる後、ＳｉＯ２、ＳｉＮなどからな
る被ｌｌ１３０をプラズマＣｖＤを用いて等方的に堆積
したく第１図（ｂ）図示）。
［２］次に、前記被膜３０をＲＩＥにてＣＦ４ ＋０２
ガスでエツチングし、バターニングされた第２のマスク
材２６の側壁に前記被膜３０を残存させた（第１図（Ｃ
）図示）。この際、被膜の厚さを制御して０．２５−に
すると、幅（Ｌ２ ）０．５譚の開口部３１が得られる
。つづいて、バターニングされた第２のマスク材２６及
び残存する被１！１３０をマスクとして前記第１のマス
ク材２５を、ＲＩＥを用い塩素系ガスを使用して選択的
にエツチングした（第１図（ｄ）図示）。
ガスでエツチングし、バターニングされた第２のマスク
材２６の側壁に前記被膜３０を残存させた（第１図（Ｃ
）図示）。この際、被膜の厚さを制御して０．２５−に
すると、幅（Ｌ２ ）０．５譚の開口部３１が得られる
。つづいて、バターニングされた第２のマスク材２６及
び残存する被１！１３０をマスクとして前記第１のマス
ク材２５を、ＲＩＥを用い塩素系ガスを使用して選択的
にエツチングした（第１図（ｄ）図示）。
この際、前記被膜３０はほとんどエツチングされない。
次いで、前記第２のマスク材２６及び被膜３０を除去し
た後、バターニングされた第１のマスフ材２５をマスク
としてＲＩＥ、ＣＦ４ ＋０２ガスで前記シリコン窒化
Ｂ！２４、シリコン酸化膜２３を選択的にエツチング除
去した。更に、前記第１のマスク材２５を硫酸＋過酸化
水素液で除去した。以後、常法によりＰ型層２２にエミ
ッタとしてのＰ＋領域３２、ベースとしてのＰ＋領域３
３ａ、３３ｂを夫々形成した後、Ｐ＋領域３２に接続す
る取出し配線３４、及びＰ＋領域３３ａ、３３ｂに接続
する取出し配線３５を夫々形成してμ波トランジスタを
製造した（第１図（ｅ）及び第２図図示）。ここで、第
２図は第１図（ｅ）の拡大図である。
た後、バターニングされた第１のマスフ材２５をマスク
としてＲＩＥ、ＣＦ４ ＋０２ガスで前記シリコン窒化
Ｂ！２４、シリコン酸化膜２３を選択的にエツチング除
去した。更に、前記第１のマスク材２５を硫酸＋過酸化
水素液で除去した。以後、常法によりＰ型層２２にエミ
ッタとしてのＰ＋領域３２、ベースとしてのＰ＋領域３
３ａ、３３ｂを夫々形成した後、Ｐ＋領域３２に接続す
る取出し配線３４、及びＰ＋領域３３ａ、３３ｂに接続
する取出し配線３５を夫々形成してμ波トランジスタを
製造した（第１図（ｅ）及び第２図図示）。ここで、第
２図は第１図（ｅ）の拡大図である。
本発明は、まず通常の方法により第２のマスク材２６を
バターニングした後、全面に被１１３０の形成、ＲＩＥ
によるエツチングを行なって該被膜３０を第２の側壁に
残存させ（第１図（Ｃ） 図示）、シかる後筒２のマ
スク材２６をこのマスク材２６の側壁に残存させた被膜
３０とともに第１のマスク材２５のエツチングマスクと
して用い（１１図（ｄ）図示〉、かつ第１のマスク材２
５をシリコン窒化膜２４及びシリコン酸化膜２３のエツ
チングマスクとして用いる。従って、従来と比べ合せ精
度を向上できる。また、密着露光でないため、１虜レベ
ルのバターニングはウェハが大口径しても問題にならず
、０．５ｕ！ｎレベルのサブミクロンパターンの形成を
実現できる。更に、シリコン窒化膜２４は第１のマスク
材２５によって保護されているため、第１図（ｂ）の工
程のＲＩＥによる被膜３０のエツチング時に、シリコン
窒化１１！２４がＲＩＥのダメージを受けることはない
。
バターニングした後、全面に被１１３０の形成、ＲＩＥ
によるエツチングを行なって該被膜３０を第２の側壁に
残存させ（第１図（Ｃ） 図示）、シかる後筒２のマ
スク材２６をこのマスク材２６の側壁に残存させた被膜
３０とともに第１のマスク材２５のエツチングマスクと
して用い（１１図（ｄ）図示〉、かつ第１のマスク材２
５をシリコン窒化膜２４及びシリコン酸化膜２３のエツ
チングマスクとして用いる。従って、従来と比べ合せ精
度を向上できる。また、密着露光でないため、１虜レベ
ルのバターニングはウェハが大口径しても問題にならず
、０．５ｕ！ｎレベルのサブミクロンパターンの形成を
実現できる。更に、シリコン窒化膜２４は第１のマスク
材２５によって保護されているため、第１図（ｂ）の工
程のＲＩＥによる被膜３０のエツチング時に、シリコン
窒化１１！２４がＲＩＥのダメージを受けることはない
。
なお、上記実施例において、第２のマスク材の側壁に残
存させる被膜の堆積形状は、開口部の寸法、第２のマス
ク材の膜厚により変化する。例えば１．第４図に示す如
く第２のマスク材２６が厚い場合は、第５図に示す如く
エツチングされる。一方、第２のマスク材２６が第６図
に示す如く薄い場合は、第７図に示す如くエツチングさ
れる。従って、いずれの場合も被膜３０を第２のマスク
材２６の側壁に残存させることが可能となる。また、第
１のマスク材の材料は、Ａβの代わりにＴｉ等を用いて
もよい。
存させる被膜の堆積形状は、開口部の寸法、第２のマス
ク材の膜厚により変化する。例えば１．第４図に示す如
く第２のマスク材２６が厚い場合は、第５図に示す如く
エツチングされる。一方、第２のマスク材２６が第６図
に示す如く薄い場合は、第７図に示す如くエツチングさ
れる。従って、いずれの場合も被膜３０を第２のマスク
材２６の側壁に残存させることが可能となる。また、第
１のマスク材の材料は、Ａβの代わりにＴｉ等を用いて
もよい。
以上詳述した如く本発明によれば、サブミクロンパター
ンを、ウェハ面内のバラツキを生じさせることなくしか
も合せ精度よくなし得る半導体装置の製造方法を提供す
ることができる。
ンを、ウェハ面内のバラツキを生じさせることなくしか
も合せ精度よくなし得る半導体装置の製造方法を提供す
ることができる。
第１図（ａ）〜（ｅ）は本発明の一実施例に係るμ波ト
ランジスタの製造方法を工程順に示す断面図、第２図は
第１図（ｅ）の拡大図、第３図（ａ）〜（Ｃ）は従来の
μ波トランジスタの製造方法を工程順に示す断面図、第
４図は第２のマスク材が厚い場合の被膜の堆積の状態を
説明する図、第５図は第４図の被膜をＲＩＥによりエツ
チングした後の状態を説明する図、第６図は第２のマス
ク材が薄い場合の被膜の堆積の状態を説明する図、第７
図は第６図の被膜をＲＩＥによりエツチングした後の状
態を説明するための図である。 ２１・・・Ｎ型のシリコン基板、２２・・・Ｐ型層、２
３・・・シリコン酸化膜、２４・・・シリコン窒化膜、
２５．２６・・・マスク材、２７・・・レジスト、２８
．２９ａ、２９ｂ、３１−・・開口部、３０−・・被膜
、３２．３３ａ、３３ｂ・Ｐ＋型領域、３４．３５・・
・取出し配線。 出願人代理人 弁理士 鈴江武彦 第４図 刀 第６図 霞５ｒ！！：Ｊ Ｊｌ ７図
ランジスタの製造方法を工程順に示す断面図、第２図は
第１図（ｅ）の拡大図、第３図（ａ）〜（Ｃ）は従来の
μ波トランジスタの製造方法を工程順に示す断面図、第
４図は第２のマスク材が厚い場合の被膜の堆積の状態を
説明する図、第５図は第４図の被膜をＲＩＥによりエツ
チングした後の状態を説明する図、第６図は第２のマス
ク材が薄い場合の被膜の堆積の状態を説明する図、第７
図は第６図の被膜をＲＩＥによりエツチングした後の状
態を説明するための図である。 ２１・・・Ｎ型のシリコン基板、２２・・・Ｐ型層、２
３・・・シリコン酸化膜、２４・・・シリコン窒化膜、
２５．２６・・・マスク材、２７・・・レジスト、２８
．２９ａ、２９ｂ、３１−・・開口部、３０−・・被膜
、３２．３３ａ、３３ｂ・Ｐ＋型領域、３４．３５・・
・取出し配線。 出願人代理人 弁理士 鈴江武彦 第４図 刀 第６図 霞５ｒ！！：Ｊ Ｊｌ ７図
Claims (1)
- 半導体基板上に絶縁膜を介して金属からなる第１のマス
ク材を形成する工程と、この第１のマスク材上にこれと
エッチング速度の異なる第２のマスク材を形成する工程
と、この第２のマスク材をパターニングする工程と、全
面に被膜を形成した後、これをドライエッグにより除去
しパターニングされた第２のマスク材の側壁に被膜を残
存させる工程と、残存した被膜及びパターニングされた
第２のマスク材をマスクとして前記第１のマスク材をパ
ターニングする工程と、このパターニングされた第１の
マスク材を用いて前記絶縁膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
| US06/942,076 US4792534A (en) | 1985-12-25 | 1986-12-15 | Method of manufacturing a semiconductor device involving sidewall spacer formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150826A true JPS62150826A (ja) | 1987-07-04 |
| JPH0476496B2 JPH0476496B2 (ja) | 1992-12-03 |
Family
ID=17815835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295063A Granted JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792534A (ja) |
| JP (1) | JPS62150826A (ja) |
Cited By (1)
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| JPS607736A (ja) * | 1983-06-27 | 1985-01-16 | Toshiba Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564238A (en) * | 1979-06-23 | 1981-01-17 | Mitsubishi Electric Corp | Forming of pattern |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476496B2 (ja) | 1992-12-03 |
| US4792534A (en) | 1988-12-20 |
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