JPH05121701A - Ｎａｎｄ構造の半導体装置の製造方法 - Google Patents

Ｎａｎｄ構造の半導体装置の製造方法

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JPH05121701A
JPH05121701A JP27907091A JP27907091A JPH05121701A JP H05121701 A JPH05121701 A JP H05121701A JP 27907091 A JP27907091 A JP 27907091A JP 27907091 A JP27907091 A JP 27907091A JP H05121701 A JPH05121701 A JP H05121701A
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JP
Japan
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mask
oxide film
line
gate
semiconductor device
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JP27907091A
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English (en)
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Hironobu Nakao
広宣 中尾
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/111—Narrow masking

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【目的】 フォトリソグラフィを用いてレジストマスク
プロセスを用いて製造を行う場合を前提にする。 【構成】 ＮＡＮＤ型構造を用いたＦＥＴが不揮発性メ
モリーの製造方法で、サイドウォールをマスクに使って
セル面積を増さずに、ゲート配線幅を長くする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＦＥＴや不揮発性メモ
リ等のＮＡＮＤ構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来からＮＡＮＤ構造を持つＦＥＴや不
揮発性メモリとして、図１の如き、Ｓi基板とＢＬ等薄
膜の間にＣＧとＳＧを多数設けた、図２の如き回路に接
続されたものが用いられている。この種ＮＡＮＤ型構造
の、例えば図４の如きＥＥＤＲＯＭは、従来図４に示す
フォトリソグラフィを用いたレジストマスクを用いて製
造をしていた。
【０００３】従来のフォトリソグラフィを用いたレジス
トプロセスでは、ラインとスペースのＮＡＮＤゲート構
造のパターン転写は、“ライン幅＝スペース長＝最小ル
ール“で行われる。従来の方法で最小ルールを小さくし
て、微細化を進めると、それにともない最小幅で形成さ
れたゲート線の抵抗が高くなって行くためこの対策とし
てゲート線材料を厚く成膜すれば良いが、そうすると段
差が大きくなり、ゲート線上に走らせるビート線と基板
不純物層の距離が速くなって適度なコンタクトのアスペ
クト比を得るには、コンタクトを横(縦)方向に広げる必
要が生じて微細化に反することになり、また不純物濃度
増加する低抵抗化を行うとデータの過剰消失原因になる
如き欠点があった。
【０００４】
【発明が解決しようとする課題】本発明は前記に従来の
欠点を解消すべく、コンタクト面積、即ち、記憶動作す
る半導体素子のセル面積は増さずに、ラインとスペース
の間隔と“ライン＞スペース"となる幅でＮＡＮＤ構造
を形成せんとするものである。つまり、(ライン＝ゲー
ト線幅)＝(スペース＝不純物層長さ)であったものを、
ラインが増大する分、スペースを短くしてこれによりゲ
ート線幅を長くすることに起因する低抵抗化を実現せん
とする。また、ゲート線幅を長くすることで、ゲート材
料を厚く成膜する必要がなくなり、それにより、段差の
増大を抑え、ビット線部分のコンタクトの増大を避ける
ことができ、さらにゲート線の不純物濃度をさげて、過
剰消去を抑えることを企るものである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、フォトリソグラフィのレジストマスクを
用いてＮＡＮＤ構造の半導体装置を製造する方法とし
て、Ｓiウエハーの上部に設けたコントロールゲート上
に、一定長のスペースをあけて一定巾のラインを複数個
並列に配置したマスクを設け、該マスクとコントロール
ゲート上に一連のＣＶＤ酸化膜を形成してのち、該酸化
膜を該膜厚分だけ異方性エッチングで取り除いて前記ラ
インと該ラインの側面に前記酸化膜のサイドウォールを
残し、該サイドウォール付のラインを通してセルフアラ
インでＳiウエハー内にイオンを注入してＮＡＮＤ構造
の半導体装置を製造するものである。
【０００６】すなわち、本発明は、最小ルールでナンド
型ゲートを形成する場合、ゲート長＝拡散層＝最小線幅
となるが、ゲートを形成するマスクをＣＶＤ酸化膜で形
成し、サイドウォールを酸化膜で形成し、これをマスク
にしてゲートをエッチングするものである。
【０００７】したがって、マスクの外周にマスクと一体
に設けられるサイドウォールは大略１／４円形状のもの
で、直交する直線の各線分比、すなわち、この形状の縦
横長さはほぼ等しく形成できるため、ＣＶＤ酸化膜のマ
スクの厚さで横方向長さを制御することができる。ま
た、一対のサイドウォール(両端)部分の長さだけゲート
線幅が長くなり、逆に２サイドウォール部分だけ拡散層
(不純物層)が短くなるものである。
【０００８】本発明で製造したこの種半導体装置は、チ
ャンネル長を長くできるため、誤動作しにくい一方、ゲ
ート線幅を長くできるため、ゲート電極を薄くしても低
抵抗が得られると共に、アスペクト比が小さくなるた
め、ビット線形成プロセスが容易でセル面積が若干小さ
くなるものであり、また、ゲート配線の不純物濃度をさ
げることができるので過剰消去が起こりにくいものであ
る。
【０００９】
【実施例】以下、本発明を図面を参照して説明する。図
３は、図１のＮＡＮＤ型ＥＥＤＲＯＭの製造工程を示
す。図３(１)において、１はＳiウエハー、２はトンネ
ル酸化膜、３はコントロールゲート、４は層間膜、５は
コントロールゲート、６はＣＶＤ酸化膜マスクを示す。
酸化膜マスク６は、レジストマスクによるパターン転写
で形成する。
【００１０】次に、図３(２)に示す如く、前記コントロ
ールゲート５及び酸化膜マスク６の露出している全面に
一定厚さのＣＶＤ酸化膜７を形成してのち、図３(３)に
示す如く、該酸化膜を、該膜厚分だけ異方性エッチング
で取り除いて、前記マスクのラインと、該マスクの周囲
側面に前記酸化膜７のサイドウォールを残すようにす
る。
【００１１】前記の如く構成したラインを用いて、図３
(４)に示す如く、溝９を介しセルフアラインでＳiウエ
ハー１にイオン注入して不純物の拡散層１１を形成す
る。このようにして、ＮＡＮＤ構造の半導体装置を得る
ことができる。本発明で製造した半導体装置の最小ライ
ン巾は約０．７μで最小スペース巾は約０．３μであ
る。
【００１２】
【発明の効果】上記の如く本発明は、ＮＡＮＤ構造の半
導体装置をＳiウエハーの上部に設けたコントロールゲ
ート上に、一定長のスペースをあけて一定巾のラインを
複数個並列に配置したマスクを設け、次に該マスクとコ
ントロールゲート上に一連のＣＶＤ酸化膜を形成しての
ち、該酸化膜を該膜厚分だけ異方性エッチングで取り除
いて前記ラインと該ラインの側面に前記酸化膜のサイド
ウォールを残し、最後に該サイドウォール付のラインを
通してセルフアラインでＳiウエハー内にイオンを注入
して製造するもので、チャンネル長を長くできるため、
誤動作のしにくいもので、かつゲート線幅を長くできる
ため、ゲート電極を薄くしても低抵抗を得ることができ
ると共に、アスペクト比が小さくなるため、ビット線形
成プロセスが容易になり、かつセル面積が若干小さくな
るものであり、しかもゲート配線の不純物濃度をさげる
ことができるので過剰消去が起こりにくい等の利点を有
するものである。
【図面の簡単な説明】
【図１】 本発明の方法で製造する半導体装置の断面図
である。
【図２】 図１の半導体装置の回路図である。
【図３】 本発明の半導体装置を製造する方法の工程図
である。
【図４】 従来用いられている半導体製造方法の工程図
である。
【符号の説明】
１ Ｓiウエハー ２ トンネル酸化膜 ３ コンロールゲート ４ 層間膜 ５ コントロールゲート ６ ＣＶＤ酸化膜マスク ７ ＣＶＤ酸化膜 ８ サイドウォール １１ 拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 フォトリソグラフィのレジストマスクを
    用いてＮＡＮＤ構造の半導体装置を製造する方法にし
    て、Ｓiウエハーの上部に設けたコントロールゲート上
    に、一定長のスペースをあけて一定巾のラインを複数個
    並列に配置したマスクを設け、該マスクとコントロール
    ゲート上に一連のＣＶＤ酸化膜を形成してのち、該酸化
    膜を該膜厚分だけ異方性エッチングで取り除いて前記ラ
    インと該ラインの側面に前記酸化膜のサイドウォールを
    残し、該サイドウォール付のラインを通してセルファラ
    インでＳiウエハー内にイオンを注入するようにしたこ
    とを特徴とするＮＡＮＤ構造の半導体装置の製造方法。
JP27907091A 1991-10-25 1991-10-25 Ｎａｎｄ構造の半導体装置の製造方法 Pending JPH05121701A (ja)

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US07/962,323 US5366913A (en) 1991-10-25 1992-10-15 Method of manufacturing semiconductor device employing oxide sidewalls

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