KR100861792B1 - 매몰 소오스라인을 구비하는 노아형 플래쉬 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
매몰 소오스라인을 구비하여 셀 사이즈가 대폭 감소된 노아(NOR)형 플래쉬 메모리 소자와 그 제조방법을 개시한다. 제조방법은, 반도체기판에 소자분리막을 형성하는 단계와, 반도체기판 상에 터널절연막을 형성하는 단계와, 터널절연막 위에 플로팅 게이트를 형성하는 단계와,반도체기판에 소정의 불순물을 이온주입하는 단계와,불순물이 주입된 반도체기판을 열처리하여, 이온주입된 영역에 산화막을 형성함과 동시에, 산화막 하부에 매몰된 소오스/드레인을 형성하는 단계와, 반도체기판 상에 절연막을 형성하는 단계, 그리고 절연막 위에 컨트롤 게이트를 형성하는 단계로 이루어진다.
Description
도 1 내지 도 4는 본 발명에 의한 매몰 소오스라인을 구비하는 노아형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
2.....반도체기판 4.....필드산화막
6.....터널절연막 8.....플로팅 게이트
10....산화막 12....매몰 소오스/드레인
14....ONO 절연막 16....컨트롤 게이트
본 발명은 플래쉬 메모리 소자 및 그 제조방법에 관한 것으로, 특히 매몰 소오스라인을 구비하는 노아형 플래쉬 메모리 소자 및 그 제조방법에 관한 것이다.
노아(NOR)형 플래쉬 메모리 소자의 셀은, 정보를 저장하는 플로팅 게이트와, 정보저장을 컨트롤하는 컨트롤 게이트, 그리고 셀의 동작을 위한 소오스와 드레인으로 이루어져 있다. 이러한 NOR형 플래쉬 메모리(flash memory) 소자의 경우 셀 사이즈(cell size)의 축소를 통해 원가절감 및 고집적화를 이루어왔으며,셀 사이즈의 축소를 위하여 여러 가지 방법들이 제시되어 왔다.
플로팅 게이트를 컨트롤 게이트 아래로 숨기는 적층형(stack) 구조와, 소오스라인 부분을 자기정합(self align) 공정을 통해 형성하여 셀 설계시 소오스라인을 별도로 정의할 필요가 없게 함으로써 소오스라인 만큼의 셀 사이즈 감소를 이루는 구조가 등이 있다. 또한, 트렌치 소자분리 공정이 보편화되면서 보더리스 콘택(borderless)을 채용함으로써 활성영역의 폭을 콘택크기만큼 줄일 수 있게됨으로써 추가적인 셀 축소가 가능해졌다.
그러나, 이러한 여러 가지 방법들의 제시에도 불구하고, 셀의 동작을 위해서는 반드시 드레인이 필요하기 때문에 드레인 콘택의 크기가 추가적인 셀 축소에 제약요소로 작용하게 된다. 이로 인해 NOR형 플래쉬 소자는 드레인 콘택이 필요없는 낸드(NAND)형의 플래쉬 소자에 비해 약 2배 정도 더 큰 셀 사이즈를 지닐 수밖에 없는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발 명이 이루고자 하는 기술적 과제는, 셀 사이즈를 크게 줄여 소자의 집적도 및 소자 제조수율을 향상시키고 제조단가를 절감할 수 있는 플래쉬 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자의 집적도 및 소자 제조수율을 향상시키고 제조단가를 절감할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 노아형 플래쉬 메모리 소자는, 하나의 비트라인에 다수의 메모리 셀이 연결되고, 상기 비트라인과 교차되도록 배열된 워드라인에 다수의 메모리 셀의 게이트가 연결된 플래쉬 메모리소자에 있어서, 반도체기판의 비활성영역에 형성된 필드산화막, 반도체기판 상에, 터널절연막을 개재하여 셀 단위로 한정되도록 형성된 플로팅 게이트, 플로팅 게이트 양측의 반도체기판에, 반도체기판의 표면 상, 하부로 일정 두께 형성된 산화막, 산화막 하부에 매몰된 소오스/드레인, 플로팅 게이트 상에 형성된 절연막, 및 절연막 상에 형성된 컨트롤 게이트를 구비한 것을 특징으로 한다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 플래쉬 메모리 소자의 제조방법은, 반도체기판에 소자분리막을 형성하는 단계와, 상기 반도체기판 상에 터널절연막을 형성하는 단계와, 상기 터널절연막 위에 플로팅 게이트를 형성하는 단계와,상기 반도체기판에 소정의 불순물을 이온주입하는 단계와,불순물이 주입된 상기 반도체기판을 열처리하여, 상기 이온주입된 영역에 산화막을 형성함과 동시에, 상기 산화막 하부에 매몰된 소오스/드레인을 형성하는 단계와, 상기 반도체기판 상에 절연막을 형성하는 단계, 그리고 상기 절연막 위에 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 1 내지 도 4는 본 발명에 의한 매몰 소오스라인을 구비하는 노아형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 통상의 소자분리 공정을 실시하여 반도체기판(2)의 표면에 활성영역과 비활성영역을 한정하기 위한 필드산화막(4)을 형성한다. 상기 반도체기판(2) 상에 예를 들어 얇은 산화막을 형성한 다음, 폴리실리콘막을 증착한다. 이어서, 상기 폴리실리콘막과 산화막을 차례로 패터닝하여 플로팅 게이트(8)와 터널절연막(6)을 형성한다.
도 2를 참조하면, 상기 반도체기판 상에 포토레지스트 패턴(10)을 형성한 다음, 이 포토레지스트 패턴(10)을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입한다. 이 때, 상기 플로팅 게이트(8)도 고농도로 도우프되고, 상기 플로팅 게이트(8) 좌우의 반도체기판(2)에는 셀의 동작에 필요한 메모리 셀의 소오스/드레인(12)이 형성된다.
도 3을 참조하면, 포토레지스트 패턴을 제거한 후, 소오스/드레인(12)이 형성된 상기 반도체기판에 대해 고온의 산화공정을 실시하면, 플로팅 게이트 형성을 위한 이방성식각시 발생된 손상이 보상되면서 고농도로 도우프된 소오스/드레인 부분에서 급격한 산화가 이루어진다. 이때, 소오스/드레인(12) 내의 불순물들은 반도체기판의 벌크(bulk) 쪽으로 확산하게 되고, 그 표면에는 실리콘과 산소와의 결합에 의해 두꺼운 산화막(14)이 형성된다. 즉, 매몰 소오스/드레인(12)이 형성된다.
다음에, 매몰 소오스/드레인이 형성된 반도체기판 상에, 예를 들어 산화막, 질화막 그리고 산화막을 차례로 형성하여, 산화막/질화막/산화막(ONO) 구조의 절연막(16)을 형성한다. 다음, 상기 절연막(16)의 전면에 도우프된 폴리실리콘막을 증착하여 컨트롤 게이트(18)용 도전층을 형성한다.
도 4를 참조하면, 사진식각 공정을 이용하여 상기 컨트롤 게이트용 도전층을 셀 단위로 패터닝하여 컨트롤 게이트(18)를 형성한다. 이때, 플로팅 게이트도 함께 패터닝되어 각 셀 단위로 한정되는데, 컨트롤 게이트 아래 부분의 플로팅 게이트만 남고 나머지 부분의 플로팅 게이트용 폴리실리콘막은 모두 제거된다. 폴리실리콘막과 산화막 사이의 식각 선택비가 매우 높기 때문에, 플로팅 게이트용 폴리실리콘막이 많이 식각되더라도 셀의 소오스/드레인(12) 위의 산화막(14)이 식각 방지막 역할을 하기 때문에 셀의 소오스/드레인은 손상을 거의 받지 않는다.
종래에는 드레인을 형성할 때 추후에 형성될 드레인 콘택을 고려하여 드레인을 콘택 크기보다 같거나 조금 크게 형성하였으나, 본 발명에서와 같이 셀의 드레인들을 산화막 하부에 매몰되도록 형성할 경우 각 셀마다 드레인 콘택을 반드시 형성할 필요가 없기 때문에 콘택 사이즈에 따른 여러 가지 제약조건들로부터 자유롭게 공정을 진행할 수가 있다.
상술한 본 발명에 의한 매몰 소오스라인을 갖는 플래쉬 메모리 소자 및 그 제조방법에 따르면, 셀의 동작에 필요한 소오스/드레인을 반도체기판 표면에 형성된 절연막 하부에 매몰되도록 형성함으로써 각 셀마다 드레인 콘택을 반드시 형성할 필요가 없게 된다. 따라서, 드레인 콘택에 의한 디자인 룰의 제약을 피할 수 있게 됨은 물론, 자기정합적 공정으로 인해 드레인 라인의 선폭을 플로팅 게이트간의 스페이스 마진(space margin)으로 현저히 줄일 수 있다. 또한, 각 셀마다 콘택을 반드시 형성할 필요가 없기 때문에, 메모리 블록 내에 무수히 많이 형성하여야 하는 콘택에서 발생할 수 있는 콘택 형성불량 및 콘택과 접합간의 계면 형성 불량 등과 같은 제조상의 불량 요소도 피할 수 있어 추가적인 수율 향상에도 크게 기여할 수 있다. 결과적으로, 정보저장의 최소단위인 비트(bit)당 비용이 높은 NOR 플래쉬 소자의 응용분야에서 현격한 원가절감을 통한 고 부가가치 소자로서의 응용이 가능한 이점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (4)
- 하나의 비트라인에 다수의 메모리 셀이 병렬로 연결되고, 상기 비트라인과 교차되도록 배열된 워드라인에 다수의 메모리 셀의 게이트가 연결된 노아형 플래쉬 메모리소자에 있어서,반도체기판의 비활성영역에 형성된 필드산화막;상기 반도체기판 상에, 터널절연막을 개재하여 셀 단위로 한정되도록 형성된 플로팅 게이트;상기 플로팅 게이트 양측의 반도체기판에, 상기 반도체기판의 표면 상, 하부로 일정 두께 형성된 산화막;상기 산화막 하부에 매몰된 소오스/드레인;상기 플로팅 게이트 상에 형성된 절연막; 및상기 절연막 상에 형성된 컨트롤 게이트를 구비한 것을 특징으로 하는 노아(NOR)형 플래쉬 메모리 소자.
- 반도체기판에 소자분리막을 형성하는 단계;상기 반도체기판 상에 터널절연막을 형성하는 단계;상기 터널절연막 위에 플로팅 게이트를 형성하는 단계;상기 반도체기판에 소정의 불순물을 이온주입하는 단계;불순물이 주입된 상기 반도체기판을 열처리하여, 상기 이온주입된 영역에 산화막을 형성함과 동시에, 상기 산화막 하부에 매몰된 소오스/드레인을 형성하는 단계;상기 반도체기판 상에 절연막을 형성하는 단계; 및상기 절연막 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 노아(NOR)형 플래쉬 메모리 소자의 제조방법.
- 삭제
- 제 2항에 있어서, 상기 절연막은 산화막/질화막/산화막의 적층구조로 형성하는 것을 특징으로 하는 노아(NOR)형 플래쉬 메모리 소자의 제조방법.
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