JPH05129253A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05129253A JPH05129253A JP28620091A JP28620091A JPH05129253A JP H05129253 A JPH05129253 A JP H05129253A JP 28620091 A JP28620091 A JP 28620091A JP 28620091 A JP28620091 A JP 28620091A JP H05129253 A JPH05129253 A JP H05129253A
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- Japan
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- etching
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法に関し、被
エッチング層となる保護膜パターンのパターン寸法精度
を良好にすることができるとともに、下地の基板にダメ
ージを入り難くすることができる半導体装置の製造方法
を提供することを目的とする。 【構成】 下地の膜１上に被エッチング層２を形成する
工程と、次いで、該被エッチング層２上にマスク層３を
形成する工程と、次いで、該マスク層３を用い、該マス
ク層３下以外の領域の該下地の膜１上で該被エッチング
層２が部分的に残るように該被エッチング層（２）をド
ライエッチングする工程と、次いで、該マスク層３を除
去する工程と、次いで、該マスク層３下以外の領域の該
下地の膜１上に残された該被エッチング層２をウェット
エッチングする工程とを含むように構成する。
エッチング層となる保護膜パターンのパターン寸法精度
を良好にすることができるとともに、下地の基板にダメ
ージを入り難くすることができる半導体装置の製造方法
を提供することを目的とする。 【構成】 下地の膜１上に被エッチング層２を形成する
工程と、次いで、該被エッチング層２上にマスク層３を
形成する工程と、次いで、該マスク層３を用い、該マス
ク層３下以外の領域の該下地の膜１上で該被エッチング
層２が部分的に残るように該被エッチング層（２）をド
ライエッチングする工程と、次いで、該マスク層３を除
去する工程と、次いで、該マスク層３下以外の領域の該
下地の膜１上に残された該被エッチング層２をウェット
エッチングする工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、半導体基板上の誘電体保護膜を微細加工する方
法に適用することができ、特に、被エッチング層となる
保護膜パターンのパターン法精度を良好にすることがで
き、かつ下地の基板にダメージを入り難くすることがで
きる半導体装置の製造方法に関する。
に係り、半導体基板上の誘電体保護膜を微細加工する方
法に適用することができ、特に、被エッチング層となる
保護膜パターンのパターン法精度を良好にすることがで
き、かつ下地の基板にダメージを入り難くすることがで
きる半導体装置の製造方法に関する。
【０００２】近年の半導体装置の微細加工技術の進展に
伴い、製造工程における半導体表面保護膜の形成はサブ
ミクロン単位の精度が要求されている。このため、従来
使用されていたウェットエッチングではエッチング溶液
の拡散係数の違いにより、被エッチング層にサイドエッ
チングが入ってエッチングのむらが起こるため、寸法精
度良くエッチングすることができないという欠点があ
り、近年では各種反応性イオンを用いたエッチングむら
が起こり難く寸法精度が良好なドライエッチングが主流
となっている。
伴い、製造工程における半導体表面保護膜の形成はサブ
ミクロン単位の精度が要求されている。このため、従来
使用されていたウェットエッチングではエッチング溶液
の拡散係数の違いにより、被エッチング層にサイドエッ
チングが入ってエッチングのむらが起こるため、寸法精
度良くエッチングすることができないという欠点があ
り、近年では各種反応性イオンを用いたエッチングむら
が起こり難く寸法精度が良好なドライエッチングが主流
となっている。
【０００３】しかしながら、このドライエッチングを用
いる方法では、被エッチング層の下地の基板にダメージ
が入り易いという欠点を有する。このため、被エッチン
グ層のパターン寸法精度を良好にすることができ、しか
も、下地の基板にダメージを入り難くすることができる
半導体装置の製造方法が要求されている。
いる方法では、被エッチング層の下地の基板にダメージ
が入り易いという欠点を有する。このため、被エッチン
グ層のパターン寸法精度を良好にすることができ、しか
も、下地の基板にダメージを入り難くすることができる
半導体装置の製造方法が要求されている。
【０００４】
【従来の技術】図２は従来の半導体装置の製造方法を説
明する図である。図示例はＭＯＳトランジスタ、バイポ
ーラトランジスタ、及び光半導体等の半導体装置の製造
方法に適用することができる。図２において、31はＩｎ
Ｐ等の基板であり、32はこの基板31上に形成された被エ
ッチング層となるＳｉＯ2 等の表面保護膜であり、33は
この保護膜32をエッチングする際のレジストマスクであ
る。
明する図である。図示例はＭＯＳトランジスタ、バイポ
ーラトランジスタ、及び光半導体等の半導体装置の製造
方法に適用することができる。図２において、31はＩｎ
Ｐ等の基板であり、32はこの基板31上に形成された被エ
ッチング層となるＳｉＯ2 等の表面保護膜であり、33は
この保護膜32をエッチングする際のレジストマスクであ
る。
【０００５】次に、その半導体装置の製造方法を説明す
る。ここでは、基板31上に保護膜32のパターンをエッチ
ングにより形成する場合について具体的に説明する。ま
ず、図２（ａ）に示すように、ＣＶＤ法等によりＩｎＰ
基板31上にＳｉＯ2 を堆積して保護膜32を形成する。次
いで、保護膜32上全面に感光性レジストを塗布し、パタ
ーン露光・現像によりレジストをパターニングしてエッ
チングマスクとなるレジストマスク33を形成する。
る。ここでは、基板31上に保護膜32のパターンをエッチ
ングにより形成する場合について具体的に説明する。ま
ず、図２（ａ）に示すように、ＣＶＤ法等によりＩｎＰ
基板31上にＳｉＯ2 を堆積して保護膜32を形成する。次
いで、保護膜32上全面に感光性レジストを塗布し、パタ
ーン露光・現像によりレジストをパターニングしてエッ
チングマスクとなるレジストマスク33を形成する。
【０００６】次に、図２（ｂ）に示すように、レジスト
マスク33を用い、保護膜32をウェットエッチングのみで
エッチングして保護膜32のパターンを形成する。そし
て、レジストマスク33を溶剤やアッシング等により除去
することにより、図２（ｃ）に示すような基板31上に保
護膜32のパターンを得ることができる。
マスク33を用い、保護膜32をウェットエッチングのみで
エッチングして保護膜32のパターンを形成する。そし
て、レジストマスク33を溶剤やアッシング等により除去
することにより、図２（ｃ）に示すような基板31上に保
護膜32のパターンを得ることができる。
【０００７】
【発明が解決しようとする課題】上記した従来の半導体
装置の製造方法では、レジストマスク33を用いて保護膜
32をウェットエッチングのみでエッチングしていたた
め、下地の基板31にダメージを与えないように保護膜32
をエッチングすることができるという利点を有するが、
保護膜32にサイドエッチングが入り保護膜32のパターン
幅の寸法精度が悪くなってしまうという問題があった。
装置の製造方法では、レジストマスク33を用いて保護膜
32をウェットエッチングのみでエッチングしていたた
め、下地の基板31にダメージを与えないように保護膜32
をエッチングすることができるという利点を有するが、
保護膜32にサイドエッチングが入り保護膜32のパターン
幅の寸法精度が悪くなってしまうという問題があった。
【０００８】この保護膜32にサイドエッチングが入って
寸法精度が悪くなってしまう問題を解決する従来技術に
は、保護膜32をドライエッチングすればよいことが知ら
れている。しかしながら、保護膜32をドライエッッチン
グのみでエッチングすると、下地の基板31にダメージが
入り易いという問題があった。下地の基板31にダメージ
が生じるのは、基板31がエッチングされたり、イオンの
スパッタリングによって基板31表面を叩くことにより基
板31中に欠陥を生じたりすることによるものである。
寸法精度が悪くなってしまう問題を解決する従来技術に
は、保護膜32をドライエッチングすればよいことが知ら
れている。しかしながら、保護膜32をドライエッッチン
グのみでエッチングすると、下地の基板31にダメージが
入り易いという問題があった。下地の基板31にダメージ
が生じるのは、基板31がエッチングされたり、イオンの
スパッタリングによって基板31表面を叩くことにより基
板31中に欠陥を生じたりすることによるものである。
【０００９】そこで、本発明では、被エッチング層とな
る保護膜パターンのパターン寸法精度を良好にすること
ができるとともに、下地の基板にダメージを入り難くす
ることができる半導体装置の製造方法を提供することを
目的としている。
る保護膜パターンのパターン寸法精度を良好にすること
ができるとともに、下地の基板にダメージを入り難くす
ることができる半導体装置の製造方法を提供することを
目的としている。
【００１０】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下地の膜上に被エッ
チング層を形成する工程と、次いで、該被エッチング層
上にマスク層を形成する工程と、次いで、該マスク層を
用い、該マスク層下以外の領域の該下地の膜上で該被エ
ッチング層が部分的に残るように該被エッチング層をド
ライエッチングする工程と、次いで、該マスク層を除去
する工程と、次いで、該マスク層下以外の領域の該下地
の膜上に残された該被エッチング層をウェットエッチン
グする工程とを含むものである。
の製造方法は上記目的達成のため、下地の膜上に被エッ
チング層を形成する工程と、次いで、該被エッチング層
上にマスク層を形成する工程と、次いで、該マスク層を
用い、該マスク層下以外の領域の該下地の膜上で該被エ
ッチング層が部分的に残るように該被エッチング層をド
ライエッチングする工程と、次いで、該マスク層を除去
する工程と、次いで、該マスク層下以外の領域の該下地
の膜上に残された該被エッチング層をウェットエッチン
グする工程とを含むものである。
【００１１】
【作用】本発明では、後述する図１に示すように、保護
膜２のパターン形成を、ウェットエッチングとドライエ
ッチングの２段階で行うようにしたため、従来のウェッ
トエッチングのみで行う場合よりも保護膜２パターンの
パターン寸法精度を良好にすることができ、しかも、従
来のドライエッチングのみで行う場合よりも保護膜２パ
ターン下の下地の基板１にダメージを入り難くすること
ができる。
膜２のパターン形成を、ウェットエッチングとドライエ
ッチングの２段階で行うようにしたため、従来のウェッ
トエッチングのみで行う場合よりも保護膜２パターンの
パターン寸法精度を良好にすることができ、しかも、従
来のドライエッチングのみで行う場合よりも保護膜２パ
ターン下の下地の基板１にダメージを入り難くすること
ができる。
【００１２】
【実施例】図１は、本発明の一実施例に則した半導体装
置の製造方法を説明する図である。図示例はＭＯＳトラ
ンジスタ、バイポーラトランジスタ、及び光半導体等の
半導体装置の製造方法に適用することができる。図１に
おいて、１はＩｎＰ等の基板であり、２は基板１上に形
成された被エッチング層となるＳｉＯ2 等の表面保護膜
であり、３はこの保護膜２をエッチングする際のレジス
トマスクである。
置の製造方法を説明する図である。図示例はＭＯＳトラ
ンジスタ、バイポーラトランジスタ、及び光半導体等の
半導体装置の製造方法に適用することができる。図１に
おいて、１はＩｎＰ等の基板であり、２は基板１上に形
成された被エッチング層となるＳｉＯ2 等の表面保護膜
であり、３はこの保護膜２をエッチングする際のレジス
トマスクである。
【００１３】次に、その半導体装置の製造方法を説明す
る。ここでは、基板１上に保護膜２のパターンをエッチ
ングにより形成する場合について具体的に説明する。ま
ず、図１（ａ）に示すように、ＣＶＤ法等によりＩｎＰ
基板１上にＳｉＯ2 を堆積して膜厚2500Å程度の保護膜
２を形成する。次いで、保護膜２上全面に感光性レジス
トを塗布し、パターン露光、現像によりレジストをパタ
ーンニングして、エッチングマスクとなるレジストマス
ク３を形成する。
る。ここでは、基板１上に保護膜２のパターンをエッチ
ングにより形成する場合について具体的に説明する。ま
ず、図１（ａ）に示すように、ＣＶＤ法等によりＩｎＰ
基板１上にＳｉＯ2 を堆積して膜厚2500Å程度の保護膜
２を形成する。次いで、保護膜２上全面に感光性レジス
トを塗布し、パターン露光、現像によりレジストをパタ
ーンニングして、エッチングマスクとなるレジストマス
ク３を形成する。
【００１４】次に、図１（ｂ）に示すように、レジスト
マスク３を用い、レジストマスク３下以外の領域の基板
１上で保護膜２が 500Å程度の膜厚で部分的に残るよう
にＣＨＦ3 とＨ2 の混合ガス等により保護膜２を2000Å
程度ドライエッチングする。次に、図１（ｃ）に示すよ
うに、レジストマスク３を溶剤やアッシング等により除
去する。
マスク３を用い、レジストマスク３下以外の領域の基板
１上で保護膜２が 500Å程度の膜厚で部分的に残るよう
にＣＨＦ3 とＨ2 の混合ガス等により保護膜２を2000Å
程度ドライエッチングする。次に、図１（ｃ）に示すよ
うに、レジストマスク３を溶剤やアッシング等により除
去する。
【００１５】そして、レジストマスク３下以外の領域の
基板１上に残された保護膜２部分をフッ酸系エッチャン
ト等によりウェットエッチングすることにより、図１
（ｄ）に示すような基板１上に保護膜２のパターンを得
ることができる。このように、本実施例では、保護膜２
のパターン形成を、ウェットエッチングとドライエッチ
ングの２段階で行うようにしたため、従来のウェットエ
ッチングのみで行う場合よりも保護膜２パターンのパタ
ーン寸法精度を良好にすることができ、しかも、従来の
ドライエッチングのみで行う場合よりも保護膜２パター
ン下の下地基板１にダメージを入り難くすることができ
る。
基板１上に残された保護膜２部分をフッ酸系エッチャン
ト等によりウェットエッチングすることにより、図１
（ｄ）に示すような基板１上に保護膜２のパターンを得
ることができる。このように、本実施例では、保護膜２
のパターン形成を、ウェットエッチングとドライエッチ
ングの２段階で行うようにしたため、従来のウェットエ
ッチングのみで行う場合よりも保護膜２パターンのパタ
ーン寸法精度を良好にすることができ、しかも、従来の
ドライエッチングのみで行う場合よりも保護膜２パター
ン下の下地基板１にダメージを入り難くすることができ
る。
【００１６】また、ドライエッチングされた保護膜２上
のレジストマスク３を除去した後、保護膜２をウェット
エッチングするようにしたため、レジストマスク３を除
去した際の基板１表面のレジスト残渣等を除去すること
ができる。このため、ウェットエッチング後、基板１上
に高温のエピタキシャル成長を行うような場合、基板１
上に良質なエピタキシャル層を形成することができる。
のレジストマスク３を除去した後、保護膜２をウェット
エッチングするようにしたため、レジストマスク３を除
去した際の基板１表面のレジスト残渣等を除去すること
ができる。このため、ウェットエッチング後、基板１上
に高温のエピタキシャル成長を行うような場合、基板１
上に良質なエピタキシャル層を形成することができる。
【００１７】
【発明の効果】本発明によれば、被エッチング層となる
保護膜パターンのパターン寸法精度を良好にすることが
できるとともに、下地の基板にダメージを入り難くする
ことができるという効果がある。
保護膜パターンのパターン寸法精度を良好にすることが
できるとともに、下地の基板にダメージを入り難くする
ことができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図２】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
１ 基板 ２ 保護膜 ３ レジストマスク
Claims (1)
- 【請求項１】 下地の膜（１）上に被エッチング層
（２）を形成する工程と、 次いで、該被エッチング層（２）上にマスク層（３）を
形成する工程と、 次いで、該マスク層（３）を用い、該マスク層（３）下
以外の領域の該下地の膜（１）上で該被エッチング層
（２）が部分的に残るように該被エッチング層（２）を
ドライエッチングする工程と、 次いで、該マスク層（３）を除去する工程と、 次いで、該マスク層（３）下以外の領域の該下地の膜
（１）上に残された該被エッチング層（２）をウェット
エッチングする工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620091A JPH05129253A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620091A JPH05129253A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129253A true JPH05129253A (ja) | 1993-05-25 |
Family
ID=17701261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28620091A Withdrawn JPH05129253A (ja) | 1991-10-31 | 1991-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-10-31 JP JP28620091A patent/JPH05129253A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP4736386B2 (ja) * | 2004-09-28 | 2011-07-27 | 日産自動車株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |