KR100800868B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 LDI 소자의 STI 형성 공정에서 코너 라운딩 공정 튜닝 조건을 통해 HV 용량(Capacity) BV 특성을 개선하기 위한 것으로, 이를 위한 본 발명은, 반도체 기판 상에 패드 산화막(pad SiO2) 및 질화막을 순차적으로 증착시켜 다층 패드를 형성하는 과정과, 형성된 질화막 상부에 STI 영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 장벽층으로 습식 식각 공정을 실시하여 순차적으로 증착된 패드 산화막 및 질화막을 선택적으로 제거하여 반도체 기판 상에 STI 패턴을 형성하는 과정과, 형성된 STI 패턴을 마스크로 노출된 반도체 기판을 건식 식각 공정을 실시하여 STI를 형성하는 과정과, 형성된 STI가 포함된 반도체 기판과 패드 산화막 및 질화막 전면에 대하여 라이너 산화막을 증착하는 과정을 포함한다. 따라서, F/N(Fower-Nordheim) Tunneling이 일어나기 시작하는 전압이 종래 공정에 비해 대략 4V 정도의 마진 확보가 가능함을 알 수 있으며, 또한 BV 전압이 종래 공정에 대략 3V 정도 마진 확보가 가능함에 따라 HV 용량 BV 특성이 개선되어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
STI, 식각, 산화막, 질화막, HF, 인산
Description
도 1a 내지 도 1e는 종래 반도체 소자의 제조 과정을 도시한 도면,
도 2는 도 1의 제조과정에 의해 STI 코너 영역에서 서멀 산화막 로컬 시닝(Thermal Oxide Local Thinning) 현상이 발생된 도면,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 과정을 도시한 도면,
도 4는 도 3의 제조과정에 의해 STI 코너 영역에서 서멀 산화막 로컬 시닝(Thermal Oxide Local Thinning) 현상이 개선된 도면,
도 5는 반도체 소자의 제조과정에서 실험을 위한 스프리트 테이블을 도시한 도면,
도 6은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 블록(block) 타입에서의 메뉴얼 측정 결과를 도시한 도면,
도 7은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 폴리 핀(Poly Fin) 타입에서의 메뉴얼 측정 결과를 도시한 도면,
도 8은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 모트 핀(Moat Fin) 타입에서의 메뉴얼 측정 결과를 도시한 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 LDI(LCD Drive IC) 소자의 에스티아이(Shallow Trench Isolation, STI) 형성 공정에서 코너 라운딩 공정 튜닝 조건을 통해 고 전압(High Voltage, HV) 용량 브랙 다운 전압(Break down Voltage, BV)을 개선할 수 있는 방법에 관한 것이다.
주지된 바와 같이, LDI(LCD Drive IC) 소자의 STI 공정은 게이트(gate) 소자와 소자간의 소자 분리 막 형성을 위해 실리콘(Si)을 식각하는 것으로, 식각할 때 사용되는 가스는 Cl2, HBr, CF4, SF6 등을 사용한다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조 과정 중 STI 공정을 도시한 도면이다.
즉, 도 1a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(101) 상에 패드 산화막(pad SiO2)(103) 및 질화막(105)을 순차적으로 증착시켜 다층 패드를 형성한다. 이때, 패드 산화막(103)은 100Å∼200Å 이내의 두께로 형성하고, 질화막(105)은 200Å∼300Å 이내의 두께로 형성한다.
다음으로, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 질화막(105) 상부에 STI 영역을 정의하기 위한 PR 패턴(107)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(107)을 식각 장벽층으로 하는 습식 방식의 식각 공정을 실시하여 순차적으로 증착된 패드 산화막(103)에 대하여 도 5에 도시된 바와 같이 0.49% HF 310"(초)으로 실시하고, 이어서 질화막(105)에 대하여 도 5에 도시된 바와 같이 인산(H3PO4) 330"(초)으로 실시하여 선택적으로 제거함으로써, 일 예로서 도 1c에 도시된 바와 같이 반도체 기판(101) 상에 STI를 정의하기 위한 STI 패턴을 형성한다. 이후, 도시된 바와 같이, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(107)을 제거한다.
다음에, 다층 패드, 바람직하게는 패드 산화막(103) 및 질화막(105)을 식각 마스크로 노출된 반도체 기판(101)을 1500Å∼4000Å 깊이 범위로 드라이 식각(dry etch)하여 일 예로, 도 1d에 도시된 바와 같이 STI(109)를 형성한다.
이어서, STI(109) 라이너(Liner) 공정으로, 일 예로, 도 1e에 도시된 바와 같이 STI(109)가 포함된 반도체 기판(101)과 패드 산화막(103) 및 질화막(105) 전면에 대하여 라이너 산화막을 도 5에 도시된 바와 같이 100Å∼200Å 이내의 두께로 증착하여 라이너 공정을 수행한다. 여기서, 라이너 산화막의 증착 조건은 도 5에 도시된 바와 같이 900℃의 온도, O2 5L의 부피, 24분의 시간+900℃의 온도, N2 10L의 부피, 15분의 시간이다.
그러나, STI(109) 라이너 공정 중 일 예로, 도 2에 도시된 바와 같이 STI 코너 영역에서 서멀 산화막 로컬 시닝(Thermal Oxide Local Thinning) 현상이 발생하게 되어 HV 용량(Capacity) BV 특성을 떨어뜨리게 하는 원인이 되어 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 그 목적은 LDI 소자의 STI 형성 공정에서 코너 라운딩 공정 튜닝 조건을 통해 HV 용량(Capacity) BV 특성을 개선하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 제조 방법은 반도체 기판 상에 패드 산화막(pad SiO2) 및 질화막을 순차적으로 증착시켜 다층 패드를 형성하는 과정과, 형성된 질화막 상부에 STI 영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 장벽층으로 패드 산화막에 대하여 0.49%(질량비) HF 500"(초)로 습식 식각 공정을 실시하고, 질화막에 대하여 인산(H3PO4) 330"(초)으로 습식 식각 공정을 실시하여 순차적으로 증착된 패드 산화막 및 질화막을 선택적으로 제거하여 반도체 기판 상에 STI 패턴을 형성하는 과정과, 형성된 STI 패턴을 마스크로 노출된 반도체 기판을 건식 식각 공정을 실시하여 STI를 형성하는 과정과, 형성된 STI가 포함된 반도체 기판과 패드 산화막 및 질화막 전면에 대하여 라이너 산화막을 증착하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 과정 중 STI 공정을 도시한 도면이다.
즉, 도 3a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(301) 상에 패드 산화막(pad SiO2)(303) 및 질화막(305)을 순차적으로 증착시켜 다층 패드를 형성한다. 이때, 패드 산화막(303)은 200Å∼300Å 이내의 두께로 형성하고, 질화막(305)은 200Å∼300Å 이내의 두께로 형성한다.
다음으로, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 3b에 도시된 바와 같이, 질화막(305) 상부에 STI 영역을 정의하기 위한 PR 패턴(307)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(307)을 식각 장벽층으로 하는 습식 방식의 식각 공정을 실시하여 순차적으로 증착된 패드 산화막(303)에 대하여 도 5에 도시된 바와 같이 0.49%(예컨대, 용매(물):HF=200:1의 질량비로 희석된 것) HF 500"(초)로 실시하고, 이어서 질화막(305)에 대하여 도 5에 도시된 바와 같이 인산(H3PO4) 330"(초)으로 실시하여 선택적으로 제거함으로써, 일 예로서 도 3c에 도시된 바와 같이 반도체 기판(301) 상에 STI를 정의하기 위한 STI 패턴을 형성한다. 이후, 도시된 바와 같이, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(307)을 제거한다.
다음에, 다층 패드, 바람직하게는 패드 산화막(303) 및 질화막(305)을 식각 마스크로 노출된 반도체 기판(301)을 1500Å∼4000Å 깊이 범위로 드라이 식각(dry etch)하여 일 예로, 도 3d에 도시된 바와 같이 STI(309)를 형성한다.
이어서, STI(309) 라이너(Liner) 공정으로 STI(309)가 포함된 반도체 기판(301)과 패드 산화막(303) 및 질화막(305) 전면에 대하여 라이너 산화막(311)을 250Å∼350Å 이내의 두께로 증착하여 일 예로, 도 3e에 도시된 바와 같이 라이너 공정을 수행한다. 여기서, 라이너 산화막의 증착 조건은 도 5에 도시된 바와 같이 900℃의 온도, O2 5L의 부피, 65분의 시간+900℃의 온도, N2 10L의 부피, 15분의 시간이다.
다시 말하여, STI(309) 라이너 공정 중 일 예로, 도 4에 도시된 바와 같이 STI 코너 영역에서 서멀 산화막 로컬 시닝(Thermal Oxide Local Thinning) 현상이 개선됨을 알 수 있다.
즉, 도 6은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 블록(block) 타입에서의 메뉴얼 측정 결과를 도시한 도면이고, 도 7은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 폴리 핀(Poly Fin) 타입에서의 메뉴얼 측정 결과를 도시한 도면이며, 도 8은 반도체 소자의 제조과정에 의해 스프리트(Split) 실시 후 트랜지스터 패턴의 모트 핀(Moat Fin) 타입에서의 메뉴얼 측정 결과를 도시한 도면으로서, 도 5에서의 15번 테이블에 의한 공정 조건에서 가장 개선된 결과를 알 수 있다.
따라서, 본 발명에 따르면, LDI 소자의 STI 형성 공정에서 코너 라운딩 공정 튜닝을 도 5에 도시된 15번 테이블과 같은 조건으로 진행함으로써, F/N(Fower-Nordheim) Tunneling이 일어나기 시작하는 전압이 종래 공정에 비해 대략 4V 정도 의 마진(margin) 확보가 가능함을 알 수 있으며, 또한 BV 전압이 종래 공정에 대략 3V 정도 마진 확보가 가능함에 따라 HV 용량 BV 특성이 개선되어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 LDI 소자의 STI 형성 공정에서 코너 라운딩 공정 튜닝을 도 5에 도시된 15번 테이블과 같은 조건으로 진행함으로써, F/N(Fower-Nordheim) Tunneling이 일어나기 시작하는 전압이 종래 공정에 비해 대략 4V 정도의 마진 확보가 가능함을 알 수 있으며, 또한 BV 전압이 종래 공정에 대략 3V 정도 마진 확보가 가능함에 따라 HV 용량 BV 특성이 개선되어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 소자의 제조 방법으로서,반도체 기판 상에 패드 산화막(pad SiO2) 및 질화막을 순차적으로 증착시켜 다층 패드를 형성하는 과정과,상기 형성된 질화막 상부에 STI 영역을 정의하기 위한 PR 패턴을 형성하는 과정과,상기 형성된 PR 패턴을 장벽층으로 상기 패드 산화막에 대하여 0.49%(질량비) HF 500"(초)로 습식 식각 공정을 실시하고, 상기 질화막에 대하여 인산(H3PO4) 330"(초)으로 습식 식각 공정을 실시하여 순차적으로 증착된 상기 패드 산화막 및 질화막을 선택적으로 제거하여 반도체 기판 상에 STI 패턴을 형성하는 과정과,상기 형성된 STI 패턴을 마스크로 노출된 반도체 기판을 건식 식각 공정을 실시하여 STI를 형성하는 과정과,상기 형성된 STI가 포함된 반도체 기판과 패드 산화막 및 질화막 전면에 대하여 라이너 산화막을 증착하는 과정을 포함하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 라이너 산화막은, 250Å∼350Å 이내의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 라이너 산화막은, 900℃의 온도와 O2 5L의 부피와 65분의 시간+900℃의 온도와 N2 10L의 부피와 15분의 시간 조건으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 패드 산화막과 질화막 각각은, 200Å∼300Å 이내의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2006
- 2006-08-31 KR KR1020060083870A patent/KR100800868B1/ko not_active IP Right Cessation
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