JP2001217202A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001217202A
JP2001217202A JP2000022242A JP2000022242A JP2001217202A JP 2001217202 A JP2001217202 A JP 2001217202A JP 2000022242 A JP2000022242 A JP 2000022242A JP 2000022242 A JP2000022242 A JP 2000022242A JP 2001217202 A JP2001217202 A JP 2001217202A
Authority
JP
Japan
Prior art keywords
wiring
sac
wirings
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000022242A
Other languages
English (en)
Inventor
Masaki Furukawa
正樹 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000022242A priority Critical patent/JP2001217202A/ja
Publication of JP2001217202A publication Critical patent/JP2001217202A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 配線と基板との間の層間平坦性に影響を
与えることなく、コンタクト抵抗の上昇もなく、SAC
耐圧を向上させることができる半導体装置及びその製造
方法を提供すること。 【解決手段】 半導体基板1上には、所定の間隔をおい
て一対の第1配線が形成されている。この第1配線A
2,B3の対向する端面は、順テーパ形状を有し、その
テーパ面が向き合うようになっている。この第1配線B
3上には、オフセット酸化膜4が形成されている。第1
配線A2,B3及びオフセット酸化膜4の両側には、サ
イドウォール膜5が形成されている。サイドウォール膜
5及びオフセット酸化膜4上には、エッチングストッパ
膜6が形成されている。エッチングストッパ膜6上に
は、層間絶縁膜7が形成されている。一対の第1配線A
2,B3の間(SAC開口部)には、SACが形成され
ている。このSACは、SAC領域に第2配線A8,B
9が形成されることにより設けられている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体装置のコンタクト形成に
関する。
【0002】
【従来の技術】半導体製造プロセスのコンタクト形成に
おいて、SAC(Self Align Contact)の形成がある。
従来のSAC形成は、図5及び図6に示す工程により行
われる。
【0003】まず、図5(a)に示すように、シリコン
基板などの半導体基板101の表面上に第1配線A10
2としてポリシリコン膜を形成し、第1配線A102上
に第1配線B103としてタンクグステンシリサイド
(WSi)を形成し、第1配線B103上にオフセット
酸化膜104としてシリコン酸化膜を形成する。そし
て、第1配線A102、第1配線B103、及びオフセ
ット酸化膜104をエッチングすることによりパターニ
ングする。
【0004】次いで、図5(b)に示すように、パター
ニングした第1配線A102、第1配線B103、及び
オフセット酸化膜104上にサイドウォール膜105用
のTEOS膜を形成する。そして、図5(c)に示すよ
うに、TEOS膜をエッチバックしてサイドウォール膜
105を形成する。
【0005】次いで、図6(a)に示すように、基板1
01上にエッチングストッパ膜106としてSiN膜を
形成し、エッチングストッパ膜106上に層間絶縁膜1
07としてBPSG膜を形成する。
【0006】層間絶縁膜107上にフォトレジスト膜を
形成し、フォトレジスト膜をパターニングしてSAC部
に開口を設け、その開口から層間絶縁膜107及びエッ
チングストッパ膜106をエッチングして、図6(b)
に示すようにコンタクト(SAC)領域を形成する。
【0007】次いで、全面に第2配線A108としてポ
リシリコン膜を形成し、第2配線A108上に第2配線
B109としてタングステンシリサイド(WSi)を形
成して、SAC領域にSACを形成する。
【0008】
【発明が解決しようとする課題】図6(b),(c)か
ら分かるように、従来のSAC形成方法では、エッチン
グストッパ膜106をエッチングする際に、サイドウォ
ール膜105の肩部分(斜め上部)がエッチングされて
しまう。このため、第1配線102,103と第2配線
108,109との間の膜厚が薄くなり、SAC耐圧が
低下する。
【0009】SAC耐圧を確保するために、オフセット
酸化膜104の厚さを厚くすると、第1配線102,1
03と基板101との段差が大きくなり、層間平坦性が
悪くなる。他の方法により、SAC耐圧を確保しても、
コンタクト抵抗の上昇などの副作用があり好ましくな
い。
【0010】本発明はかかる点に鑑みてなされたもので
あり、配線と基板との間の層間平坦性に影響を与えるこ
となく、コンタクト抵抗の上昇もなく、SAC耐圧を向
上させることができる半導体装置及びその製造方法を提
供することを目的とする。
【0011】
【課題を解決するための手段】上記課題を解決するため
に、本発明は以下の手段を講じた。本発明は、自己整合
性コンタクト部を有する半導体装置であって、半導体基
板上に設けられた一対の第1配線と、層間絶縁膜を介し
て前記一対の第1配線間に設けられており、第2配線で
構成された自己整合性コンタクトと、を具備し、前記一
対の第1配線の対向する端面がテーパ形状を有し、前記
対向する端面の間に自己整合性コンタクトが位置するこ
とを特徴とする半導体装置を提供する。
【0012】この構成によれば、SAC形成の際に最も
厚さが薄くなるサイドウォール膜である層間絶縁膜の肩
部分の厚さを厚くする、すなわち第1配線と第2配線と
の間の距離を長くすることができるので、SAC耐圧
(配線間の層間耐圧)が低下することを防止できる。こ
の場合、SAC部分の開口面積やオフセット酸化膜など
の絶縁膜の厚さは変わらないので、配線と基板との間の
層間平坦性に影響を与えることなく、コンタクト抵抗の
上昇もない。
【0013】本発明は、自己整合性コンタクト部を有す
る半導体装置の製造方法であって、半導体基板上に、対
向する端面がテーパ形状を有する一対の第1配線を形成
する工程と、前記一対の第1配線間に層間絶縁膜を形成
する工程と、前記対向する端面の間に第2配線を形成し
て自己整合性コンタクトを設けることを特徴とする半導
体装置の製造方法を提供する。
【0014】この方法によれば、SAC耐圧(配線間の
層間耐圧)が低下することを防止できる半導体装置を得
ることができる。この場合、SAC部分の開口面積やオ
フセット酸化膜などの絶縁膜の厚さは変わらないので、
配線と基板との間の層間平坦性に影響を与えることな
く、コンタクト抵抗の上昇もない。
【0015】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照して詳細に説明する。図1は、本発
明の一実施の形態に係る半導体装置の構成を示す断面図
である。
【0016】シリコン基板などの半導体基板1上には、
所定の間隔をおいて一対の第1配線が形成されている。
この第1配線は、第1配線A2であるポリシリコン膜と
第1配線B3であるタングステンシリサイド(WSi)
とで構成されている。
【0017】この第1配線A2,B3の対向する端面
は、順テーパ形状を有し、そのテーパ面が向き合うよう
になっている。この第1配線B3上には、オフセット酸
化膜4としてシリコン酸化膜が形成されている。
【0018】第1配線A2,B3及びオフセット酸化膜
4の両側には、第1配線と後述する第2配線の層間絶縁
膜であるサイドウォール膜5としてTEOS膜が形成さ
れている。また、サイドウォール膜5及びオフセット酸
化膜4上には、エッチングストッパ膜6としてSiN膜
が形成されている。
【0019】エッチングストッパ膜6上には、層間絶縁
膜7としてBPSG膜が形成されている。一対の第1配
線A2,B3の間(SAC開口部)には、SACが形成
されている。このSACは、SAC領域に第2配線A
8,B9が形成されることにより設けられている。
【0020】図1から分かるように、第1配線A2,B
3の対向する端面がテーパ形状であるので、第1配線間
に位置するSACの第2配線と第1配線との間のサイド
ウォール膜5の厚さを厚くすることができ、第1配線と
第2配線との間の距離D1が長くなっている。
【0021】このように、本実施の形態に係る半導体装
置では、SAC形成の際に最も厚さが薄くなるサイドウ
ォール膜である層間絶縁膜の肩部分の厚さを厚くする、
すなわち第1配線と第2配線との間の距離を長くするこ
とができるので、SAC耐圧(配線間の層間耐圧)が低
下することを防止できる。
【0022】次に、上記構成を有する半導体装置の製造
方法について、図2から図4を用いて説明する。
【0023】まず、図3(a)に示すように、シリコン
基板などの半導体基板1の表面上に第1配線A2として
ポリシリコン膜を形成し、第1配線A2上に第1配線B
3としてタンクグステンシリサイド(WSi)を形成す
る。そして、第1配線A2上に第1配線B3に対してエ
ッチングを行い、図2に示すSAC開口部10を形成す
る。
【0024】次いで、図2に示すように、SAC開口部
10を含む領域にレジストによりマスク12を形成し、
第1配線A2,B3の対向する端面が順テーパ形状にな
るようにエッチングを行ってテーパ領域11を形成す
る。これにより、図3(a)に示すように、第1配線A
2,B3のテーパ面13が対向し、その間にSAC領域
が設けられている構造となる。
【0025】次いで、図3(b)に示すように、この全
面上にオフセット酸化膜4としてシリコン酸化膜を形成
する。そして、図3(c)に示すように、第1配線A
2、第1配線B3、及びオフセット酸化膜4をエッチン
グすることによりパターニングする。
【0026】次いで、図3(d)に示すように、パター
ニングした第1配線A2、第1配線B3、及びオフセッ
ト酸化膜4上に層間絶縁膜であるサイドウォール膜5用
のTEOS膜を形成する。そして、図4(a)に示すよ
うに、TEOS膜をエッチバックしてサイドウォール膜
5を形成する。
【0027】次いで、基板1上にエッチングストッパ膜
6としてSiN膜を形成し、エッチングストッパ膜6上
に層間絶縁膜7としてBPSG膜を形成する。
【0028】層間絶縁膜7上にフォトレジスト膜を形成
し、フォトレジスト膜をパターニングしてSAC部に開
口を設け、その開口から層間絶縁膜7及びエッチングス
トッパ膜6をエッチングして、図4(b)に示すように
コンタクト(SAC)領域を形成する。
【0029】次いで、全面に第2配線A8としてポリシ
リコン膜を形成し、第2配線A8上に第2配線B9とし
てタングステンシリサイド(WSi)を形成して、SA
C領域にSACを形成する。
【0030】このように、本実施の形態に係る半導体装
置の製造方法では、第1配線の対向する端面をテーパ形
状としたので、第1配線と第2配線との間の距離を長く
することができる。この結果、SAC耐圧(配線間の層
間耐圧)が低下することを防止できる。
【0031】本発明は上記実施の形態に限定されず、種
々変更して実施することが可能である。例えば、各膜や
配線の材料には限定されず、同種の性質を有する材料を
適宜変更して実施することが可能である。
【0032】
【発明の効果】以上説明したように本発明の半導体装置
は、SAC形成の際に最も厚さが薄くなるサイドウォー
ル膜である層間絶縁膜の肩部分の厚さを厚くする、すな
わち第1配線と第2配線との間の距離を長くすることが
できるので、SAC耐圧(配線間の層間耐圧)が低下す
ることを防止できる。この場合、SAC部分の開口面積
やオフセット酸化膜などの絶縁膜の厚さは変わらないの
で、配線と基板との間の層間平坦性に影響を与えること
なく、コンタクト抵抗の上昇もない。
【0033】本発明の半導体装置の製造方法は、SAC
耐圧(配線間の層間耐圧)が低下することを防止できる
半導体装置を得ることができる。この場合、SAC部分
の開口面積やオフセット酸化膜などの絶縁膜の厚さは変
わらないので、配線と基板との間の層間平坦性に影響を
与えることなく、コンタクト抵抗の上昇もない。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体装置の構成
を示す断面図である。
【図2】図1に示す半導体装置の製造においてテーパ加
工の際のマスク位置を説明するための図である。
【図3】(a)〜(d)は、本発明の一実施の形態に係
る半導体装置の製造方法における前半の工程を示す断面
図である。
【図4】(a)〜(c)は、本発明の一実施の形態に係
る半導体装置の製造方法における後半の工程を示す断面
図である。
【図5】(a)〜(c)は、従来の半導体装置の製造方
法における前半の工程を示す断面図である。
【図6】(a)〜(c)は、従来の半導体装置の製造方
法における後半の工程を示す断面図である。
【符号の説明】
1…基板、2…第1配線A、3…第1配線B、4…オフ
セット酸化膜、5…サイドウォール膜、6…ストッパ
膜、7…層間絶縁膜、8…第2配線A、9…第2配線
B、10…SAC開口部、11…テーパ領域、12…マ
スク、13…テーパ面。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 自己整合性コンタクト部を有する半導体
    装置であって、 半導体基板上に設けられた一対の第1配線と、 層間絶縁膜を介して前記一対の第1配線間に設けられて
    おり、第2配線で構成された自己整合性コンタクトと、
    を具備し、 前記一対の第1配線の対向する端面がテーパ形状を有
    し、前記対向する端面の間に自己整合性コンタクトが位
    置することを特徴とする半導体装置。
  2. 【請求項2】 自己整合性コンタクト部を有する半導体
    装置の製造方法であって、 半導体基板上に、対向する端面がテーパ形状を有する一
    対の第1配線を形成する工程と、 前記一対の第1配線間に層間絶縁膜を形成する工程と、 前記対向する端面の間に第2配線を形成して自己整合性
    コンタクトを設けることを特徴とする半導体装置の製造
    方法。
JP2000022242A 2000-01-31 2000-01-31 半導体装置及びその製造方法 Pending JP2001217202A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000022242A JP2001217202A (ja) 2000-01-31 2000-01-31 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000022242A JP2001217202A (ja) 2000-01-31 2000-01-31 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001217202A true JP2001217202A (ja) 2001-08-10

Family

ID=18548568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000022242A Pending JP2001217202A (ja) 2000-01-31 2000-01-31 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2001217202A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078004A (ja) * 2001-08-31 2003-03-14 Sony Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078004A (ja) * 2001-08-31 2003-03-14 Sony Corp 半導体装置およびその製造方法
JP4492009B2 (ja) * 2001-08-31 2010-06-30 ソニー株式会社 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
US5753546A (en) Method for fabricating metal oxide field effect transistors
JPH06216125A (ja) 高集積半導体素子のコンタクトホール形成方法
JPH09205145A (ja) 集積回路及びその製造方法
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
JP2944903B2 (ja) 電界効果型トランジスタの製造方法
JP2671380B2 (ja) 半導体装置の製造方法
JP2000021985A (ja) 半導体装置のコンタクトホ―ル製造方法
JP2003031657A (ja) 半導体装置およびその製造方法
JP2001217202A (ja) 半導体装置及びその製造方法
JP3520697B2 (ja) 半導体装置及びその製造方法
JP3209639B2 (ja) 半導体装置の製造方法
JP2002076117A (ja) 半導体装置
JPH01208831A (ja) 半導体装置の製造方法
JP3271090B2 (ja) 半導体装置の製法
JPH1012868A (ja) 半導体装置及びその製造方法
JP2855981B2 (ja) 半導体装置の製造方法
JP2950620B2 (ja) 半導体装置
JPH09266252A (ja) 半導体装置の製造方法
JPH11111921A (ja) 半導体装置
JPS62130543A (ja) 半導体装置の製造方法
KR20020064522A (ko) 오버레이 키의 형성방법 및 그에 의한 오버레이 키
JPH097971A (ja) 半導体装置の製造方法
JPH09162388A (ja) 半導体装置およびその製造方法
JPH0513432A (ja) 半導体装置の製造方法
JPH05226278A (ja) 半導体装置の製造方法