JPH0513432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513432A JPH0513432A JP16425991A JP16425991A JPH0513432A JP H0513432 A JPH0513432 A JP H0513432A JP 16425991 A JP16425991 A JP 16425991A JP 16425991 A JP16425991 A JP 16425991A JP H0513432 A JPH0513432 A JP H0513432A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン領域の狭幅化、即ち活性領
域の狭幅化等によっても、コンタクトホールを小さくす
ることなく、これらの領域と金属配線が電気的に接触
し、しかも金属配線およびその下の層間絶縁膜を平坦化
することができる電極形成工程を有する半導体装置の製
造方法を提供する。 【構成】 層間絶縁膜の形成前に、サイドウォールを有
するゲート電極と素子分離酸化膜との間の窪みに金属を
堆積させ、ソース・ドレイン領域との接触面積を素子分
離領域側に広げることができ、コンタクトの重ね合わせ
マージンを持たせたまま、活性領域の寸法を小さくし、
素子の微細化を図ることができる。
域の狭幅化等によっても、コンタクトホールを小さくす
ることなく、これらの領域と金属配線が電気的に接触
し、しかも金属配線およびその下の層間絶縁膜を平坦化
することができる電極形成工程を有する半導体装置の製
造方法を提供する。 【構成】 層間絶縁膜の形成前に、サイドウォールを有
するゲート電極と素子分離酸化膜との間の窪みに金属を
堆積させ、ソース・ドレイン領域との接触面積を素子分
離領域側に広げることができ、コンタクトの重ね合わせ
マージンを持たせたまま、活性領域の寸法を小さくし、
素子の微細化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
有する半導体装置の製造方法に関し、特に活性領域およ
び素子分離領域を有する半導体装置の活性（アクティ
ブ）領域の微細化が可能である半導体装置の製造方法に
関するものである。
有する半導体装置の製造方法に関し、特に活性領域およ
び素子分離領域を有する半導体装置の活性（アクティ
ブ）領域の微細化が可能である半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】従来、金属・酸化膜・半導体構造を用い
た、いわゆるＭＯＳ構造の半導体装置が知られている。
このＭＯＳ構造の半導体装置において、セルフアライ
ン、薄膜形成、ポリシリコン応用、微細加工、酸化膜分
離（ＬＯＣＯＳ）、イオン打ち込み等の種々のプロセス
上の技術に改良が加えられて、性能の向上、パターンの
縮小、集積密度の向上などが次々と図られている。ま
た、多結晶シリコンを二重、三重と三次元的に重ねてい
く高密度化の方法もとられている。この高密度化の方法
で重要となる要件の一つに、配線の層構造化に伴う配線
の平坦化がある。
た、いわゆるＭＯＳ構造の半導体装置が知られている。
このＭＯＳ構造の半導体装置において、セルフアライ
ン、薄膜形成、ポリシリコン応用、微細加工、酸化膜分
離（ＬＯＣＯＳ）、イオン打ち込み等の種々のプロセス
上の技術に改良が加えられて、性能の向上、パターンの
縮小、集積密度の向上などが次々と図られている。ま
た、多結晶シリコンを二重、三重と三次元的に重ねてい
く高密度化の方法もとられている。この高密度化の方法
で重要となる要件の一つに、配線の層構造化に伴う配線
の平坦化がある。
【０００３】これら応用技術における微細パターンを形
成するための手法として、マスクを用いないセルフアラ
イン手法がある。この手法は、マスク合わせの余裕をと
らずに精度の高いパターン重ね合わせが実現でき、位置
合わせズレによる性能や歩留りの低下が少なく、マスク
使用回数が低減できる等の特徴を有しており、このため
プロセスの精度向上と簡略化が行え、そのため近年では
広く半導体プロセスにおいて用いられている。
成するための手法として、マスクを用いないセルフアラ
イン手法がある。この手法は、マスク合わせの余裕をと
らずに精度の高いパターン重ね合わせが実現でき、位置
合わせズレによる性能や歩留りの低下が少なく、マスク
使用回数が低減できる等の特徴を有しており、このため
プロセスの精度向上と簡略化が行え、そのため近年では
広く半導体プロセスにおいて用いられている。
【０００４】このセルフアライン技術を用いて、例えば
ＮＭＯＳを製造する場合、図２および図３に示すような
複数の工程にて行われている。なお、図２および図３
は、一連の連続する製造工程を示している。
ＮＭＯＳを製造する場合、図２および図３に示すような
複数の工程にて行われている。なお、図２および図３
は、一連の連続する製造工程を示している。
【０００５】まず、Ｐ型シリコン基板１１（Ｐウェル
以下、基板１１とする）上に酸化膜を形成し、全面に窒
化膜を形成した後、パターンニングにより活性領域とす
る部分にのみ窒化膜を残し、素子分離領域とする部分の
窒化膜をエッチングにより取り去る。次いでＬＯＣＯＳ
酸化を行い、窒化膜およびその下の酸化膜を剥離して、
図２（ａ）に示されるように素子分離酸化膜１３を形成
する。
以下、基板１１とする）上に酸化膜を形成し、全面に窒
化膜を形成した後、パターンニングにより活性領域とす
る部分にのみ窒化膜を残し、素子分離領域とする部分の
窒化膜をエッチングにより取り去る。次いでＬＯＣＯＳ
酸化を行い、窒化膜およびその下の酸化膜を剥離して、
図２（ａ）に示されるように素子分離酸化膜１３を形成
する。
【０００６】この後、図２（ｂ）に示されるように、活
性領域にゲート酸化膜１５を形成した後、Ｎ型ドーパン
トを含む雰囲気中でＣＶＤ法によりドープト・ポリシリ
コン層を形成して、パターニングを施して、ゲート酸化
膜１５上にゲート電極１７形成する。
性領域にゲート酸化膜１５を形成した後、Ｎ型ドーパン
トを含む雰囲気中でＣＶＤ法によりドープト・ポリシリ
コン層を形成して、パターニングを施して、ゲート酸化
膜１５上にゲート電極１７形成する。
【０００７】次いで、Ｎ型ドーパントのイオン注入を行
い、図２（ｃ）に示されるように低濃度ソース・ドレイ
ン領域１９をセルフアラインに形成する。
い、図２（ｃ）に示されるように低濃度ソース・ドレイ
ン領域１９をセルフアラインに形成する。
【０００８】ＣＶＤ法によりＳｉＯ2 膜を成膜し、ＲＩ
Ｅ(Reactive Ion Etching)による異方性エッチングによ
り図２（ｄ）に示されるように、ゲート電極１７の側面
にサイドウォール２１を形成する。
Ｅ(Reactive Ion Etching)による異方性エッチングによ
り図２（ｄ）に示されるように、ゲート電極１７の側面
にサイドウォール２１を形成する。
【０００９】さらに、図２（ｅ）に示されるように、Ｎ
型ドーパントをイオン注入して、セルフアラインに高濃
度ソースドレイン領域２３を形成する。
型ドーパントをイオン注入して、セルフアラインに高濃
度ソースドレイン領域２３を形成する。
【００１０】この後、図３（ｆ）に示されるように、Ｃ
ＶＤ法等によりＰＳＧ、ＳｉＯ2 等の層間絶縁膜１０３
を形成し、次いで、エッチングにより図３（ｇ）に示さ
れるようにコンタクトホール１０５を形成した後、金属
配線材料を堆積し、配線パターニングを行って図３
（ｈ）に示されるように金属配線１０７を形成して、Ｎ
ＭＯＳ構造の半導体装置が得られる。この製造方法は、
ソース・ドレイン領域の形成がセルフアラインで行われ
るため精度向上と簡略化が行えるので微細化の一手法と
なっている。
ＶＤ法等によりＰＳＧ、ＳｉＯ2 等の層間絶縁膜１０３
を形成し、次いで、エッチングにより図３（ｇ）に示さ
れるようにコンタクトホール１０５を形成した後、金属
配線材料を堆積し、配線パターニングを行って図３
（ｈ）に示されるように金属配線１０７を形成して、Ｎ
ＭＯＳ構造の半導体装置が得られる。この製造方法は、
ソース・ドレイン領域の形成がセルフアラインで行われ
るため精度向上と簡略化が行えるので微細化の一手法と
なっている。
【００１１】また、最近では特に素子の寸法をスケール
ダウン（微細化）することが望まれているが、素子の微
細化のためには、ゲート領域の狭幅化、ソース・ドレイ
ン領域の狭幅化、即ち活性（アクティブ）領域の狭幅化
等が行われる。
ダウン（微細化）することが望まれているが、素子の微
細化のためには、ゲート領域の狭幅化、ソース・ドレイ
ン領域の狭幅化、即ち活性（アクティブ）領域の狭幅化
等が行われる。
【００１２】例えば、ソース・ドレイン領域の狭幅化が
行われた場合には、狭くなったソース・ドレイン領域に
合うようにコンタクトホールを形成する必要があるが、
コンタクトホールの形成を誤差マージン（余裕）が同じ
まま従来の方法で行おうとすると、コンタクトホールの
寸法を狭幅化に応じて小さくする必要がある。しかしな
がら、加工精度、接触抵抗の面から、コンタクトホール
の寸法の微細化には制限がある。
行われた場合には、狭くなったソース・ドレイン領域に
合うようにコンタクトホールを形成する必要があるが、
コンタクトホールの形成を誤差マージン（余裕）が同じ
まま従来の方法で行おうとすると、コンタクトホールの
寸法を狭幅化に応じて小さくする必要がある。しかしな
がら、加工精度、接触抵抗の面から、コンタクトホール
の寸法の微細化には制限がある。
【００１３】また、コンタクトホール寸法の狭幅化に伴
う金属配線とソース・ドレイン領域との接触の問題が解
決されたとしても、多層配線を行う場合には、前述した
ゲート領域の狭幅化、ソース・ドレイン領域の狭幅化、
即ち活性（アクティブ）領域の狭幅化等に伴って、金属
配線、さらにその下の層間絶縁膜の凹凸が大きくなって
しまうことが問題となる。
う金属配線とソース・ドレイン領域との接触の問題が解
決されたとしても、多層配線を行う場合には、前述した
ゲート領域の狭幅化、ソース・ドレイン領域の狭幅化、
即ち活性（アクティブ）領域の狭幅化等に伴って、金属
配線、さらにその下の層間絶縁膜の凹凸が大きくなって
しまうことが問題となる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、前述
したゲート領域の狭幅化、ソース・ドレイン領域の狭幅
化、即ち活性（アクティブ）領域の狭幅化等によって
も、コンタクトホールを小さくすることなく、これらの
領域と金属配線とが電気的に接触し、しかも金属配線お
よびその下の層間絶縁膜を平坦化することができる電極
形成工程を有する半導体装置の製造方法を提供すること
にある。
したゲート領域の狭幅化、ソース・ドレイン領域の狭幅
化、即ち活性（アクティブ）領域の狭幅化等によって
も、コンタクトホールを小さくすることなく、これらの
領域と金属配線とが電気的に接触し、しかも金属配線お
よびその下の層間絶縁膜を平坦化することができる電極
形成工程を有する半導体装置の製造方法を提供すること
にある。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するため、シリコン基板の素子分離領域に素子分離酸
化膜を形成し、アクティブ領域にゲート酸化膜およびゲ
ート電極を形成し、次いで低濃度拡散層、サイドウォー
ル、および高濃度拡散層を形成した後の半導体装置の製
造方法において、全面に導電材料を堆積または塗布し、
さらにその上にレジスト材料を塗布し、前記レジスト材
料と導電材料とを選択的にエッチングして、素子分離酸
化膜とゲート電極との窪みを導電材料で埋める工程と、
次いで、層間絶縁膜を形成し、コンタクトホールを形成
し、金属配線材料を形成する工程とを有することを特徴
とする半導体装置の製造方法を提供する。
決するため、シリコン基板の素子分離領域に素子分離酸
化膜を形成し、アクティブ領域にゲート酸化膜およびゲ
ート電極を形成し、次いで低濃度拡散層、サイドウォー
ル、および高濃度拡散層を形成した後の半導体装置の製
造方法において、全面に導電材料を堆積または塗布し、
さらにその上にレジスト材料を塗布し、前記レジスト材
料と導電材料とを選択的にエッチングして、素子分離酸
化膜とゲート電極との窪みを導電材料で埋める工程と、
次いで、層間絶縁膜を形成し、コンタクトホールを形成
し、金属配線材料を形成する工程とを有することを特徴
とする半導体装置の製造方法を提供する。
【００１６】
【作用】本発明の半導体装置の製造方法は、ソース・ド
レイン領域を形成した後、素子分離酸化膜とゲート電極
との間の窪みを金属配線材料で予め埋めるため、この工
程の時点で先ず簡単な平坦化が行われ、この後、層間絶
縁膜を堆積することによりさらに平坦化が行われる。
レイン領域を形成した後、素子分離酸化膜とゲート電極
との間の窪みを金属配線材料で予め埋めるため、この工
程の時点で先ず簡単な平坦化が行われ、この後、層間絶
縁膜を堆積することによりさらに平坦化が行われる。
【００１７】また、実質的にソース・ドレイン領域を、
少なくとも素子分離酸化膜のバーズ・ビーク長分だけ広
くすることができるのでコンタクトホールの大きさ及び
その位置合わせのマージンはそのままでアクティブ領域
の大きさを小さくすることができる。
少なくとも素子分離酸化膜のバーズ・ビーク長分だけ広
くすることができるのでコンタクトホールの大きさ及び
その位置合わせのマージンはそのままでアクティブ領域
の大きさを小さくすることができる。
【００１８】したがって、層間絶縁膜の形成前に、金属
を堆積し、ソース・ドレイン領域との接触面積を素子分
離領域側に広げることができ、コンタクトホールとの重
ね合わせマージンを持たせたまま、アクティブ領域の寸
法を小さくし、素子の微細化を図ることができる。
を堆積し、ソース・ドレイン領域との接触面積を素子分
離領域側に広げることができ、コンタクトホールとの重
ね合わせマージンを持たせたまま、アクティブ領域の寸
法を小さくし、素子の微細化を図ることができる。
【００１９】
【実施例】以下に本発明の半導体装置の製造方法を実施
する実施例について説明する。図１は、本発明の半導体
装置の製造方法を実施する一例として、ＮチャネルＭＯ
Ｓトランジスタを製造する場合について、一連の工程ご
との半導体装置の断面をそれぞれ示す。
する実施例について説明する。図１は、本発明の半導体
装置の製造方法を実施する一例として、ＮチャネルＭＯ
Ｓトランジスタを製造する場合について、一連の工程ご
との半導体装置の断面をそれぞれ示す。
【００２０】なお、本発明の製造方法においては、基板
１１に、素子分離酸化膜１３、ゲート電極１７、低濃度
ソース・ドレイン領域１９、サイドウォール２１、およ
び高濃度ソース・ドレイン領域２３等を形成するまでの
製造工程は、基本的に前述の図２（ａ）〜（ｅ）に示さ
れる工程と同様であるので、図１にはこれ以降の工程を
示し、また、同じ部位には同じ番号を付して、その詳細
な説明は省略する。従って、図１においては図２と同様
に、符号１１は（Ｐ型シリコン）基板（Ｐウェル）を、
１３は素子分離酸化膜を、１７はゲート電極を、１９は
低濃度ソース・ドレイン領域を、２１はサイドウォー
ル、２３は高濃度ソース・ドレイン領域を、それぞれ示
す。また、この製造しようとする半導体装置は、製造過
程において、「素子」と称する場合もある。
１１に、素子分離酸化膜１３、ゲート電極１７、低濃度
ソース・ドレイン領域１９、サイドウォール２１、およ
び高濃度ソース・ドレイン領域２３等を形成するまでの
製造工程は、基本的に前述の図２（ａ）〜（ｅ）に示さ
れる工程と同様であるので、図１にはこれ以降の工程を
示し、また、同じ部位には同じ番号を付して、その詳細
な説明は省略する。従って、図１においては図２と同様
に、符号１１は（Ｐ型シリコン）基板（Ｐウェル）を、
１３は素子分離酸化膜を、１７はゲート電極を、１９は
低濃度ソース・ドレイン領域を、２１はサイドウォー
ル、２３は高濃度ソース・ドレイン領域を、それぞれ示
す。また、この製造しようとする半導体装置は、製造過
程において、「素子」と称する場合もある。
【００２１】（ａ）導電膜およびレジスト膜形成工程 本発明の半導体装置の製造方法においては、前述のよう
にして高濃度ソース・ドレイン領域２３を形成した後、
図１（ａ）に示されるように、導電材料を素子の表面全
面にスパッタ法あるいはＣＶＤ法により堆積して導電膜
２５ａを形成し、さらに、その上層に、レジスト材料を
全面に塗布して、レジスト膜２７ａを形成する。
にして高濃度ソース・ドレイン領域２３を形成した後、
図１（ａ）に示されるように、導電材料を素子の表面全
面にスパッタ法あるいはＣＶＤ法により堆積して導電膜
２５ａを形成し、さらに、その上層に、レジスト材料を
全面に塗布して、レジスト膜２７ａを形成する。
【００２２】導電膜２５ａを形成する導電材料として
は、Ｗ，Ｍｏ等の金属やポリシリコン、Ａｌ等が挙げら
れる。また、レジスト膜２７ａを形成するレジスト材料
としては、通常のレジスト材料を使用すればよいが、下
層の導電層２５ａとのエッチング速度（エッチングレー
ト）がほぼ同一となるような材料を選択するのがよい。
レジスト材料と導電材料とのエッチングレートを同一に
することは重要であり、この条件によりこの後の工程の
エッチバックの際に平坦化が行える。
は、Ｗ，Ｍｏ等の金属やポリシリコン、Ａｌ等が挙げら
れる。また、レジスト膜２７ａを形成するレジスト材料
としては、通常のレジスト材料を使用すればよいが、下
層の導電層２５ａとのエッチング速度（エッチングレー
ト）がほぼ同一となるような材料を選択するのがよい。
レジスト材料と導電材料とのエッチングレートを同一に
することは重要であり、この条件によりこの後の工程の
エッチバックの際に平坦化が行える。
【００２３】導電膜２５ａの膜厚は、ゲート電極の厚さ
にほぼ等しいかそれ以上の厚さとするのがよい。また、
レジスト膜２７ａの膜厚は、特に限定することはない
が、レジスト材料を塗布した後の表面が平坦となるよう
な厚さとする。
にほぼ等しいかそれ以上の厚さとするのがよい。また、
レジスト膜２７ａの膜厚は、特に限定することはない
が、レジスト材料を塗布した後の表面が平坦となるよう
な厚さとする。
【００２４】（ｂ）平坦化工程 次いで、導電膜２５ａおよびレジスト膜２７ａをエッチ
バックして、素子分離酸化膜１３とサイドォール２１と
の間の窪みを導電材料で埋めた導電部２５を形成する。
バックして、素子分離酸化膜１３とサイドォール２１と
の間の窪みを導電材料で埋めた導電部２５を形成する。
【００２５】このエッチバックの方法としては、ドライ
エッチング法が導電膜２５ａおよびレジスト膜２７ａの
選択比を同じすることができるので好ましい。具体例と
しては反応性イオンエッチング（ＲＩＥ）を用い、ゲー
ト電極の上部表面からサイドウォールの一部、且つ素子
分離酸化膜１３の上部が露出するまでエッチングを行な
う。この工程において、図１（ｂ）に示されるように素
子分離酸化膜１３とサイドォール２１との間の窪みを、
導電膜２５ａを形成していた導電材料で埋めた導電部２
５が形成され、ソース・ドレイン領域との接触領域を形
成する。この接触領域（導電部２５）は、ソース・ドレ
イン領域と金属配線との接触面積を広げる役目を果た
す。なお、接触面積の広がりは、ほぼ素子分離酸化膜１
３のバーズビーク領域の程度となる。
エッチング法が導電膜２５ａおよびレジスト膜２７ａの
選択比を同じすることができるので好ましい。具体例と
しては反応性イオンエッチング（ＲＩＥ）を用い、ゲー
ト電極の上部表面からサイドウォールの一部、且つ素子
分離酸化膜１３の上部が露出するまでエッチングを行な
う。この工程において、図１（ｂ）に示されるように素
子分離酸化膜１３とサイドォール２１との間の窪みを、
導電膜２５ａを形成していた導電材料で埋めた導電部２
５が形成され、ソース・ドレイン領域との接触領域を形
成する。この接触領域（導電部２５）は、ソース・ドレ
イン領域と金属配線との接触面積を広げる役目を果た
す。なお、接触面積の広がりは、ほぼ素子分離酸化膜１
３のバーズビーク領域の程度となる。
【００２６】（ｃ）層間絶縁膜、コンタクトホールおよ
び配線形成工程 導電部２５を形成した後、平坦化された素子表面の全面
に層間絶縁膜２９を形成する。この層間絶縁膜２９とし
ては、ＢＰＳＧ膜やＴＥＯＳ膜などが挙げられる。
び配線形成工程 導電部２５を形成した後、平坦化された素子表面の全面
に層間絶縁膜２９を形成する。この層間絶縁膜２９とし
ては、ＢＰＳＧ膜やＴＥＯＳ膜などが挙げられる。
【００２７】次いで、図１（ｃ）に示されるように層間
絶縁膜２９にコンタクトホール３１を形成し、さらにコ
ンタクトホール３１等に金属配線材料を推積し、マスク
工程により配線パターンを形成し、金属配線３３とされ
る。
絶縁膜２９にコンタクトホール３１を形成し、さらにコ
ンタクトホール３１等に金属配線材料を推積し、マスク
工程により配線パターンを形成し、金属配線３３とされ
る。
【００２８】以上の複数の工程により形成された半導体
装置は、接続用の導電部２５により平坦化を行っている
ため、多層配線工程などに適用すると有用である。
装置は、接続用の導電部２５により平坦化を行っている
ため、多層配線工程などに適用すると有用である。
【００２９】また、ソース・ドレイン領域と接続する導
電部２５が、実質的にソース・ドレイン領域の電気的接
続領域を広げる役目を果たすため、ソース・ドレイン領
域を小さくすることができる。
電部２５が、実質的にソース・ドレイン領域の電気的接
続領域を広げる役目を果たすため、ソース・ドレイン領
域を小さくすることができる。
【００３０】本発明に係る半導体装置の製造方法につい
てＮＭＯＳトランジスタに配線を行う場合を例にとって
説明したが、ＣＭＯＳトランジスタに配線を設ける場合
についても本発明の範疇に含まれる。本発明の半導体装
置の製造方法は、ＬＯＣＯＳ構造のみならず、例えばス
ケールダウンされた凹凸を有する素子との電気的な接続
を図る場合の有効な方法であり、特に微細構造を有し、
かつ多層配線を行う場合の平坦化技術としても有効なも
のである。
てＮＭＯＳトランジスタに配線を行う場合を例にとって
説明したが、ＣＭＯＳトランジスタに配線を設ける場合
についても本発明の範疇に含まれる。本発明の半導体装
置の製造方法は、ＬＯＣＯＳ構造のみならず、例えばス
ケールダウンされた凹凸を有する素子との電気的な接続
を図る場合の有効な方法であり、特に微細構造を有し、
かつ多層配線を行う場合の平坦化技術としても有効なも
のである。
【００３１】
【発明の効果】以上の詳細な説明から分かるように、本
発明の製造方法によれば、ＬＤＤ型のソース・ドレイン
領域を形成した後、素子分離酸化膜とサイドウォールと
の間の窪みを導電材料で予め埋めるため、この工程によ
り平坦化が行われ、ソース・ドレイン領域との接触領域
を確保することができる。
発明の製造方法によれば、ＬＤＤ型のソース・ドレイン
領域を形成した後、素子分離酸化膜とサイドウォールと
の間の窪みを導電材料で予め埋めるため、この工程によ
り平坦化が行われ、ソース・ドレイン領域との接触領域
を確保することができる。
【００３２】またソース・ドレイン領域等の素子のスケ
ールダウン（微細化）を行う場合において、実質的にソ
ース・ドレイン領域を、少なくとも素子分離酸化膜のバ
ーズ・ビーク長分だけ広くすることができるのでコンタ
クトホールの大きさ及びその位置合わせのマージンをそ
のまま保てる。
ールダウン（微細化）を行う場合において、実質的にソ
ース・ドレイン領域を、少なくとも素子分離酸化膜のバ
ーズ・ビーク長分だけ広くすることができるのでコンタ
クトホールの大きさ及びその位置合わせのマージンをそ
のまま保てる。
【００３３】したがって、層間絶縁膜の形成前に、導電
材料を堆積し、ソース・ドレイン領域との接触面積を素
子分離領域側に広げることができ、コンタクトとの重ね
合わせマージンを持たせたまま、活性領域の寸法を小さ
くし、素子の微細化を図ることができる。
材料を堆積し、ソース・ドレイン領域との接触面積を素
子分離領域側に広げることができ、コンタクトとの重ね
合わせマージンを持たせたまま、活性領域の寸法を小さ
くし、素子の微細化を図ることができる。
【図１】本発明に係る半導体装置の製造方法において特
徴となる工程の各段階の半導体装置の断面を示す断面図
である。
徴となる工程の各段階の半導体装置の断面を示す断面図
である。
【図２】従来の半導体装置の製造方法における工程のソ
ースドレイン領域形成段階までの半導体装置の断面を示
す断面図である。
ースドレイン領域形成段階までの半導体装置の断面を示
す断面図である。
【図３】従来の半導体装置の製造方法における工程のソ
ース・ドレイン領域形成段階から配線形成段階までの半
導体装置の断面を示す断面図である。
ース・ドレイン領域形成段階から配線形成段階までの半
導体装置の断面を示す断面図である。
１１ Ｐ型シリコン基板 １３ 素子分離酸化膜 １５ ゲート酸化膜 １７ ゲート電極 １９ 低濃度ソース・ドレイン領域 ２１ サイドウォール ２３ 高濃度ソース・ドレイン領域 ２５ 導電部 ２９，１２７ 層間絶縁膜 ３１，１２９ コンタクトホール ３３，１３１ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｃ 7353−4Ｍ 29/44 Ｚ 7738−4Ｍ
Claims (1)
- 【特許請求の範囲】 【請求項１】 シリコン基板の素子分離領域に素子分離
酸化膜を形成し、アクティブ領域にゲート酸化膜および
ゲート電極を形成し、次いで低濃度拡散層、サイドウォ
ール、および高濃度拡散層を形成した後の半導体装置の
製造方法において、 全面に導電材料を堆積または塗布し、さらにその上にレ
ジスト材料を塗布し、前記レジスト材料と導電材料とを
選択的にエッチングして、素子分離酸化膜とゲート電極
との窪みを導電材料で埋める工程と、 次いで、層間絶縁膜を形成し、コンタクトホールを形成
し、金属配線材料を形成する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16425991A JPH0513432A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16425991A JPH0513432A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513432A true JPH0513432A (ja) | 1993-01-22 |
Family
ID=15789695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16425991A Withdrawn JPH0513432A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5733812A (en) * | 1993-11-15 | 1998-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same |
-
1991
- 1991-07-04 JP JP16425991A patent/JPH0513432A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5733812A (en) * | 1993-11-15 | 1998-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |