JPS62130543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62130543A JPS62130543A JP27089385A JP27089385A JPS62130543A JP S62130543 A JPS62130543 A JP S62130543A JP 27089385 A JP27089385 A JP 27089385A JP 27089385 A JP27089385 A JP 27089385A JP S62130543 A JPS62130543 A JP S62130543A
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- JP
- Japan
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- film
- wiring
- recess
- insulating film
- etched
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に集積回路の
微細配線の形成方法に関する。
微細配線の形成方法に関する。
従来より半導体集積回路の配線材料としてＡＱ膜が広く
用いられている。通常のへ２配線は、素子形成された基
板上に絶縁膜を堆積し、必要なコンタクト孔を形成した
後全面にＡＱ膜を形成し、ＰＥＰによるフォトレジスト
をマスクとした反応性イオンエツチング（ＲＩＥ）法等
によりこのＡｌ１ｌｌを選択エツチングして得られる。
用いられている。通常のへ２配線は、素子形成された基
板上に絶縁膜を堆積し、必要なコンタクト孔を形成した
後全面にＡＱ膜を形成し、ＰＥＰによるフォトレジスト
をマスクとした反応性イオンエツチング（ＲＩＥ）法等
によりこのＡｌ１ｌｌを選択エツチングして得られる。
この１！な従来のＡλ配線形成法では、配線間隔が微小
なものとなった場合法のような問題が生じる。ＲＩＥに
よる配線パターン形成後の熱工程、例えば酸素アッシャ
−によるフォトレジスト剥離工程、あるいはその後のパ
シベーション用絶縁膜堆積工程において、ＡＱ配線には
ヒロックが発生する。このヒロックは１μｍあるいはそ
れ以上に成長することがあるから、配線間隔が小さい場
合には隣接する配線同士がある確率で短絡してしまう。
なものとなった場合法のような問題が生じる。ＲＩＥに
よる配線パターン形成後の熱工程、例えば酸素アッシャ
−によるフォトレジスト剥離工程、あるいはその後のパ
シベーション用絶縁膜堆積工程において、ＡＱ配線には
ヒロックが発生する。このヒロックは１μｍあるいはそ
れ以上に成長することがあるから、配線間隔が小さい場
合には隣接する配線同士がある確率で短絡してしまう。
このためＡＮ配線の高密度化には制限があり、またＡ２
配線形成後の熱工程も制限される。
配線形成後の熱工程も制限される。
〔発明の目的］
本発明は上記した点に鑑みなされたもので、高密度配線
を信頼性よく形成することを可能とした半導体装置の製
造方法を提供することを目的とする。
を信頼性よく形成することを可能とした半導体装置の製
造方法を提供することを目的とする。
〔発明の概要）
本発明の方法は先ず、半導体基板を覆う絶縁膜に、配線
を形成すべき領域に凹部を形成する。そしてこの凹部が
形成された絶縁膜上に配線材料膜を表面が平坦になるよ
うに被着し、これを異方性エツヂレグ法により全面エツ
チングして前記凹部にのみ配設材料膜を残置させること
により、所望の配線を得る。
を形成すべき領域に凹部を形成する。そしてこの凹部が
形成された絶縁膜上に配線材料膜を表面が平坦になるよ
うに被着し、これを異方性エツヂレグ法により全面エツ
チングして前記凹部にのみ配設材料膜を残置させること
により、所望の配線を得る。
（′Ｒ，明の効果〕
本発明によれば、配線が絶縁膜に形成された凹部に埋め
込まれる形で形成されるため、配線側面でのヒロック発
生が防止される。従って配線間のり絡事故を防止するこ
とができるから、配線間隔を微小なものとして信頼性の
高い高密度配線を実現することができる。またヒロック
発生が防止されることがら配線形成工程後の熱工程に対
するλｉｌｌ限も緩くなり、その後のプロセス制御が容
易に７よる。配線形成後の表面が平坦化されることも、
その後のプロセス制御性の向上に寄与する。
込まれる形で形成されるため、配線側面でのヒロック発
生が防止される。従って配線間のり絡事故を防止するこ
とができるから、配線間隔を微小なものとして信頼性の
高い高密度配線を実現することができる。またヒロック
発生が防止されることがら配線形成工程後の熱工程に対
するλｉｌｌ限も緩くなり、その後のプロセス制御が容
易に７よる。配線形成後の表面が平坦化されることも、
その後のプロセス制御性の向上に寄与する。
（発明の実施例）
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）は一実施例のＡり配線形成工程を
示す断面図である。第１図（ａ＞に示すように、ｐ型Ｓ
１基板１に、ｎ“型層２等の拡散層その他図示しない多
結晶シリコン膜電極等を形成した後、基板全面にＣＶＤ
による３ｉ０２膜とＢＰＳＧ膜の積層絶縁膜３を、表面
が平坦になるように形成する。この積重絶縁摸３のｎ＋
型苦２等とのコンタクト領域には選択エツチングにより
７ｔ ４が形成される。この後第１図（ｂ）に示すよう
に、全面にＣＶＤによるＳｉ３Ｎ＋膜５を約１０００人
堆積し、次いでその上にＣＶＤによるＳｉＯ２膜６を約
６０００人堆積する。
示す断面図である。第１図（ａ＞に示すように、ｐ型Ｓ
１基板１に、ｎ“型層２等の拡散層その他図示しない多
結晶シリコン膜電極等を形成した後、基板全面にＣＶＤ
による３ｉ０２膜とＢＰＳＧ膜の積層絶縁膜３を、表面
が平坦になるように形成する。この積重絶縁摸３のｎ＋
型苦２等とのコンタクト領域には選択エツチングにより
７ｔ ４が形成される。この後第１図（ｂ）に示すよう
に、全面にＣＶＤによるＳｉ３Ｎ＋膜５を約１０００人
堆積し、次いでその上にＣＶＤによるＳｉＯ２膜６を約
６０００人堆積する。
Ｓｉ３Ｎ＋ｌ１ＩＪ５はその上のＳ ｉ ０２１］Ｊ１
６をエツチングする際のス１〜ツバ用として介在させて
いる。
６をエツチングする際のス１〜ツバ用として介在させて
いる。
この後第１図（Ｃ）に示すように、５ｉＯ２ｆｉ！Ｉ６
の配線形成＃４域を弗素系ガスを用いたＲＩＥにより選
択的にエツチングして凹部７を形成し、露出したＳｉ３
Ｎ＜ｔｌ！５庖３ｉ０２膜６をマスクにしてエツチング
除去する。凹部７の幅はこの実施例では１．２μｍ以下
どする。そして第１図（ｄ）に示すように、全面にＣＶ
Ｄにより配線材料膜であるＡ ＲＩＩ！１８を約８００
０人堆積する。このときＡｎ摸８表面は、凹部７の幅が
ＡＩ２Ｉ２Ｏ３厚の２倍以下と小さいためにほぼ平坦と
なる。この後Ａり膜８を塩素系ガスを用いたＲＩＥによ
り全面エツチングし、第１図（ｅ）に示すようにへ２膜
８を凹部７にのみ残置させる。こうしてＡＪ２膜８が凹
部７に埋め込まれる形でかつ表面が平坦になるように配
線パターンが形成される。この後、へ２膜８表面のヒロ
ック発生防止のための処理として、ＡＱｍ８表面に例え
ばＡｒイオンを１×１０１６／ｃＩＩ＋２程度イオン注
入する。そして最後に図示しないが、パシベーション用
絶縁膜を形成する。また必要なら更に間挿の工程で配線
苦を多層に重ねた後、パシベーション用絶縁膜を形成す
る。
の配線形成＃４域を弗素系ガスを用いたＲＩＥにより選
択的にエツチングして凹部７を形成し、露出したＳｉ３
Ｎ＜ｔｌ！５庖３ｉ０２膜６をマスクにしてエツチング
除去する。凹部７の幅はこの実施例では１．２μｍ以下
どする。そして第１図（ｄ）に示すように、全面にＣＶ
Ｄにより配線材料膜であるＡ ＲＩＩ！１８を約８００
０人堆積する。このときＡｎ摸８表面は、凹部７の幅が
ＡＩ２Ｉ２Ｏ３厚の２倍以下と小さいためにほぼ平坦と
なる。この後Ａり膜８を塩素系ガスを用いたＲＩＥによ
り全面エツチングし、第１図（ｅ）に示すようにへ２膜
８を凹部７にのみ残置させる。こうしてＡＪ２膜８が凹
部７に埋め込まれる形でかつ表面が平坦になるように配
線パターンが形成される。この後、へ２膜８表面のヒロ
ック発生防止のための処理として、ＡＱｍ８表面に例え
ばＡｒイオンを１×１０１６／ｃＩＩ＋２程度イオン注
入する。そして最後に図示しないが、パシベーション用
絶縁膜を形成する。また必要なら更に間挿の工程で配線
苦を多層に重ねた後、パシベーション用絶縁膜を形成す
る。
なお大きい配Ｉ５１層幅が必要な部分、例えばホンディ
ング・パッド領域等については、配線領域をそのまま凹
部とした場合には凹部幅が大きくなるためにＡｆｆｉｌ
ｌ！表面に段差が形成されてしまう。そこでこの様な部
分については第２図に示すように、島状のＳ ｉ ０２
１１１６を点在させることにより、幅の小さい凹部の集
合を形成して全体としてＡ ｆｆ １０８の表面が平坦
になるようにする。即ち配置層が埋め込み形成される凹
部は、その幅が配線材料膜の厚みの２倍以下になるよう
に選べば、配線材料膜の堆積により自動的のその表面は
ほぼ平坦化される。
ング・パッド領域等については、配線領域をそのまま凹
部とした場合には凹部幅が大きくなるためにＡｆｆｉｌ
ｌ！表面に段差が形成されてしまう。そこでこの様な部
分については第２図に示すように、島状のＳ ｉ ０２
１１１６を点在させることにより、幅の小さい凹部の集
合を形成して全体としてＡ ｆｆ １０８の表面が平坦
になるようにする。即ち配置層が埋め込み形成される凹
部は、その幅が配線材料膜の厚みの２倍以下になるよう
に選べば、配線材料膜の堆積により自動的のその表面は
ほぼ平坦化される。
この実施例によれば、Ａｆｆ配線は５１０２ＩＩｔＡの
凹部に埋め込まれた状態で形成されるため、その後の熱
工程によって配線の側面からヒロックが発生して配線間
短絡を生じることがない。従って微小間隔の配線を信頼
性よく高密度に配設することが可能になる。また配線形
成工程後の熱工程の制限が緩１０されるため、その後の
プロセス制御が容易になる。配線層がＳ ｉ ０２膜に
埋め込まれて平坦に形成されることも、その後のプロセ
ス制御を容易にする。
凹部に埋め込まれた状態で形成されるため、その後の熱
工程によって配線の側面からヒロックが発生して配線間
短絡を生じることがない。従って微小間隔の配線を信頼
性よく高密度に配設することが可能になる。また配線形
成工程後の熱工程の制限が緩１０されるため、その後の
プロセス制御が容易になる。配線層がＳ ｉ ０２膜に
埋め込まれて平坦に形成されることも、その後のプロセ
ス制御を容易にする。
本発明は上記実施例に限られるものではない。
例えば実施例では、５１０２Ｍｌ６に凹部を形成するエ
ツチング工程でのスｌ−ツバとしてＳｉ３Ｎ４摸５を用
いたが、このＳｉ３Ｎ＋ｌ１ｕ５の代わりにアシトープ
の多結晶シリコン膜等を用いることができる。また実施
例ではＡＱ膜配線形成する場合を説明したが、他の金属
配線あるいは多結晶シリコン膜配線を形成する場合に本
発明を適用することもできる。
ツチング工程でのスｌ−ツバとしてＳｉ３Ｎ４摸５を用
いたが、このＳｉ３Ｎ＋ｌ１ｕ５の代わりにアシトープ
の多結晶シリコン膜等を用いることができる。また実施
例ではＡＱ膜配線形成する場合を説明したが、他の金属
配線あるいは多結晶シリコン膜配線を形成する場合に本
発明を適用することもできる。
第１図（ａ）〜（ｅ）は本発明の一実施例のＡｆｆｉｆ
ｆ形成工程を示′？１′断面図、第２図は配線幅の広い
領域の配線層形成状態を示す平面図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型層、３・・・積
層絶縁１１！！、４・・・コンタクト孔、５・・・Ｓｉ
３Ｎ＋膜、６・・・５ｉ０２膜、７・・・凹部、８・・
・△２膜。 出願人代理人 弁理士 鈴江武彦 第１図 第 １ 図 第２図
ｆ形成工程を示′？１′断面図、第２図は配線幅の広い
領域の配線層形成状態を示す平面図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型層、３・・・積
層絶縁１１！！、４・・・コンタクト孔、５・・・Ｓｉ
３Ｎ＋膜、６・・・５ｉ０２膜、７・・・凹部、８・・
・△２膜。 出願人代理人 弁理士 鈴江武彦 第１図 第 １ 図 第２図
Claims (3)
- （１）半導体基板を覆う絶縁膜に、配線を形成すべき領
域に凹部を形成する工程と、前記凹部が形成された絶縁
膜上に表面が平坦になるように配線材料膜を被着する工
程と、前記配線材料膜を、異方性エッチング法により全
面エッチングして前記凹部にのみ選択的に残置させる工
程とを備えたことを特徴とする半導体装置の製造方法。 - （２）前記凹部は前記配線材料膜の厚みの２倍以下の幅
に形成される特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記配線材料膜はＡｌ膜であり、これを前記凹部
にのみ残置させた後、その表面にヒロック防止用のイオ
ン注入を行なう特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089385A JPS62130543A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089385A JPS62130543A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130543A true JPS62130543A (ja) | 1987-06-12 |
Family
ID=17492435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27089385A Pending JPS62130543A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| JPH0282554A (ja) * | 1988-09-19 | 1990-03-23 | Sony Corp | 半導体装置 |
| US5431778A (en) * | 1994-02-03 | 1995-07-11 | Motorola, Inc. | Dry etch method using non-halocarbon source gases |
-
1985
- 1985-12-02 JP JP27089385A patent/JPS62130543A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| JPH0282554A (ja) * | 1988-09-19 | 1990-03-23 | Sony Corp | 半導体装置 |
| US5431778A (en) * | 1994-02-03 | 1995-07-11 | Motorola, Inc. | Dry etch method using non-halocarbon source gases |
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