JPH07273195A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07273195A JPH07273195A JP6168694A JP6168694A JPH07273195A JP H07273195 A JPH07273195 A JP H07273195A JP 6168694 A JP6168694 A JP 6168694A JP 6168694 A JP6168694 A JP 6168694A JP H07273195 A JPH07273195 A JP H07273195A
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Abstract
(57)【要約】
【目的】太い（大面積）金属配線上の層間膜の膜厚を制
御し、スルーホールの垂直段が場所によって変わらない
ようにする半導体装置を提供することにある。 【構成】第一の金属配線１１の幅広部１に、しかもスル
ーホール１４の近傍にスリット１２を形成する。このた
め、スリット１２上の層間絶縁膜の一部にシリカ（１
７）を溜めることになるので、第一の金属配線１１は幅
広部１であれ、幅狭部２であれ、層間膜の平坦化に用い
るシリカ（１７）の溜り具合を均一にできる。これによ
り、シリカのエッチバック後の層間絶縁膜の厚さを一定
にし、スルーホール１４の垂直段が場所によって変わら
なくなるので、スルーホール１４を覆う第二の金属配線
１３のカバーレッジを一定にする。
御し、スルーホールの垂直段が場所によって変わらない
ようにする半導体装置を提供することにある。 【構成】第一の金属配線１１の幅広部１に、しかもスル
ーホール１４の近傍にスリット１２を形成する。このた
め、スリット１２上の層間絶縁膜の一部にシリカ（１
７）を溜めることになるので、第一の金属配線１１は幅
広部１であれ、幅狭部２であれ、層間膜の平坦化に用い
るシリカ（１７）の溜り具合を均一にできる。これによ
り、シリカのエッチバック後の層間絶縁膜の厚さを一定
にし、スルーホール１４の垂直段が場所によって変わら
なくなるので、スルーホール１４を覆う第二の金属配線
１３のカバーレッジを一定にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体基板上の層間膜の平坦性を実現する半導体装置に
関する。
半導体基板上の層間膜の平坦性を実現する半導体装置に
関する。
【０００２】
【従来の技術】従来、かかる配線間の膜平坦化について
は、層間膜上に二酸化シリコン（シリカ）をＣＶＤ法等
により形成し、しかる後その表面をエッチングすること
により行なわれている。
は、層間膜上に二酸化シリコン（シリカ）をＣＶＤ法等
により形成し、しかる後その表面をエッチングすること
により行なわれている。
【０００３】図３は従来の一例を示す半導体装置の金属
配線交差部分の平面図である。図３に示すように、従来
の多層配線において、信号配線等の幅の細い第一の金属
配線１１と、層間膜を介してその上に形成される第二の
金属配線１３とは層間膜に形成されるスルーホール１４
の位置で接続される。この場合、層間膜の平坦化が半導
体装置の小型化にとって重要な問題となる。
配線交差部分の平面図である。図３に示すように、従来
の多層配線において、信号配線等の幅の細い第一の金属
配線１１と、層間膜を介してその上に形成される第二の
金属配線１３とは層間膜に形成されるスルーホール１４
の位置で接続される。この場合、層間膜の平坦化が半導
体装置の小型化にとって重要な問題となる。
【０００４】図４（ａ）〜（ｄ）はそれぞれ図３におけ
る半導体装置の工程順に示したＢ−Ｂ断面図である。ま
ず、図４（ａ）に示すように、シリコン基板１０上に熱
酸化等を行なってフィールド酸化膜１５を形成し、その
上に幅の細い第一の金属配線１１を被着する。次に、第
一の層間絶縁膜１６を堆積した後、シリカ１７を塗布し
熱処理を行なって固化する。ついで、図４（ｂ）に示す
ように、固化したシリカ１７に対してエッチバックを行
ない、層間膜表面の大まかな平坦化を行なう。このと
き、層間膜の平坦性を稼ぐために、エッチバックは凸部
（第一の金属配線１１の上部）の層間絶縁膜１６の部分
もシリカ１７と同時にエッチングされることが望まし
く、エッチング条件の適正化が必要となる。しかも、層
間絶縁膜１６とシリカ１７のエッチングレートが同じに
なるようにエッチングガス等の条件を設定することも大
事である。
る半導体装置の工程順に示したＢ−Ｂ断面図である。ま
ず、図４（ａ）に示すように、シリコン基板１０上に熱
酸化等を行なってフィールド酸化膜１５を形成し、その
上に幅の細い第一の金属配線１１を被着する。次に、第
一の層間絶縁膜１６を堆積した後、シリカ１７を塗布し
熱処理を行なって固化する。ついで、図４（ｂ）に示す
ように、固化したシリカ１７に対してエッチバックを行
ない、層間膜表面の大まかな平坦化を行なう。このと
き、層間膜の平坦性を稼ぐために、エッチバックは凸部
（第一の金属配線１１の上部）の層間絶縁膜１６の部分
もシリカ１７と同時にエッチングされることが望まし
く、エッチング条件の適正化が必要となる。しかも、層
間絶縁膜１６とシリカ１７のエッチングレートが同じに
なるようにエッチングガス等の条件を設定することも大
事である。
【０００５】更に、図４（ｃ）に示すように、第二の層
間絶縁膜１８を全体に堆積し、より一層平坦化する。し
かる後、図４（ｄ）に示すように、平坦化された層間膜
１６にスルーホール１４を形成し、第二の金属配線１３
を被着する。また、この第二の金属配線１３をエッチン
グした後、全体を保護するためのパシベーション膜１９
を堆積することにより、所望の半導体装置を作製する。
間絶縁膜１８を全体に堆積し、より一層平坦化する。し
かる後、図４（ｄ）に示すように、平坦化された層間膜
１６にスルーホール１４を形成し、第二の金属配線１３
を被着する。また、この第二の金属配線１３をエッチン
グした後、全体を保護するためのパシベーション膜１９
を堆積することにより、所望の半導体装置を作製する。
【０００６】図５は従来の他の例を示す半導体装置の金
属配線交差部分の平面図である。図５に示すように、通
常一つの半導体装置には細い配線と太い配線とが混在し
ているが、この場合は前述した図３の従来例に比べて第
一の金属配線１１の幅が太い（大面積）部分で接続され
る例である。すなわち、幅広部１および幅狭部２を備え
た第一の金属配線１１と、細い第二の金属配線１３とが
層間膜に形成されるスルーホール１４を介して接続され
る。このときの層間膜の平坦化も基本的には図３と同様
に行なわれる。
属配線交差部分の平面図である。図５に示すように、通
常一つの半導体装置には細い配線と太い配線とが混在し
ているが、この場合は前述した図３の従来例に比べて第
一の金属配線１１の幅が太い（大面積）部分で接続され
る例である。すなわち、幅広部１および幅狭部２を備え
た第一の金属配線１１と、細い第二の金属配線１３とが
層間膜に形成されるスルーホール１４を介して接続され
る。このときの層間膜の平坦化も基本的には図３と同様
に行なわれる。
【０００７】図６（ａ）〜（ｄ）はそれぞれ図５におけ
る半導体装置の工程順に示したＣ−Ｃ断面図である。ま
ず、図６（ａ）に示すように、シリコン基板１０上にフ
ィールド酸化膜１５を形成し、その上に第一の金属配線
１１を被着する。ついで、図６（ｂ）に示すように、第
一の層間絶縁膜１６を堆積した後、シリカ１７を塗布し
熱処理を行なって固化する。このとき、第一の金属配線
１１の幅広部１上のシリカ１７は図４の細い金属配線１
１上のシリカ１７よりもかなり厚く塗られることにな
る。それは図４におけるシリカ１７が細い金属配線１１
の段差部を埋めるのに多く使用され、平坦部は薄くなる
からである。
る半導体装置の工程順に示したＣ−Ｃ断面図である。ま
ず、図６（ａ）に示すように、シリコン基板１０上にフ
ィールド酸化膜１５を形成し、その上に第一の金属配線
１１を被着する。ついで、図６（ｂ）に示すように、第
一の層間絶縁膜１６を堆積した後、シリカ１７を塗布し
熱処理を行なって固化する。このとき、第一の金属配線
１１の幅広部１上のシリカ１７は図４の細い金属配線１
１上のシリカ１７よりもかなり厚く塗られることにな
る。それは図４におけるシリカ１７が細い金属配線１１
の段差部を埋めるのに多く使用され、平坦部は薄くなる
からである。
【０００８】ついで、図６（ｃ）に示すように、固化し
たシリカ１７に対してエッチバックを行なうと、シリカ
１７はほとんどエッチングされるが、第一の層間絶縁膜
１６はほとんどエッチングされていない状態になる。
たシリカ１７に対してエッチバックを行なうと、シリカ
１７はほとんどエッチングされるが、第一の層間絶縁膜
１６はほとんどエッチングされていない状態になる。
【０００９】更に、図６（ｄ）に示すように、第二の層
間絶縁膜１８を全体に堆積し、平坦化した後、第一の層
間膜１６にスルーホール１４を形成し、第二の金属配線
１３を被着する。また、この第二の金属配線１３をエッ
チングした後、全体を保護するためのパシベーション膜
１９を堆積することにより、所望の半導体装置を作製す
る。この例では層間膜自体が厚く形成されるため、第二
の金属配線１３の中心部がスルーホール内部まで落込ん
でしまう。
間絶縁膜１８を全体に堆積し、平坦化した後、第一の層
間膜１６にスルーホール１４を形成し、第二の金属配線
１３を被着する。また、この第二の金属配線１３をエッ
チングした後、全体を保護するためのパシベーション膜
１９を堆積することにより、所望の半導体装置を作製す
る。この例では層間膜自体が厚く形成されるため、第二
の金属配線１３の中心部がスルーホール内部まで落込ん
でしまう。
【００１０】上述した二つの従来例とは別に、第一の金
属配線の幅（面積）の相違によりシリカの溜り具合が違
ってくる問題を解決する提案として、特開平４−１４２
０６５号等の文献がある。この従来例では、第一の金属
配線パターンの反転パターンをダミーとして配線間に置
くものである。かかるダミーの配置により、シリカの溜
る量を場所によって均一にすることができる。
属配線の幅（面積）の相違によりシリカの溜り具合が違
ってくる問題を解決する提案として、特開平４−１４２
０６５号等の文献がある。この従来例では、第一の金属
配線パターンの反転パターンをダミーとして配線間に置
くものである。かかるダミーの配置により、シリカの溜
る量を場所によって均一にすることができる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
装置においては、特に幅の広い（大面積の）第一の金属
配線上に設けられたスルーホールは、第一の層間絶縁膜
がほとんどエッチングされていないため垂直段が高くな
る。従って、第二の金属配線のステップカバレッジが細
い幅の第一の金属配線の上に設けられたスルーホールの
垂直段に比べて著しく悪くなる。すなわち、一つの半導
体装置のスルーホールを覆う金属配線のステップカバレ
ッジが場所によって異なってしまい、安定したスルーホ
ール抵抗を得られず、歩留まりも悪くなるという欠点が
ある。
装置においては、特に幅の広い（大面積の）第一の金属
配線上に設けられたスルーホールは、第一の層間絶縁膜
がほとんどエッチングされていないため垂直段が高くな
る。従って、第二の金属配線のステップカバレッジが細
い幅の第一の金属配線の上に設けられたスルーホールの
垂直段に比べて著しく悪くなる。すなわち、一つの半導
体装置のスルーホールを覆う金属配線のステップカバレ
ッジが場所によって異なってしまい、安定したスルーホ
ール抵抗を得られず、歩留まりも悪くなるという欠点が
ある。
【００１２】また、かかる第二の金属配線のステップカ
バレッジの不具合はシリカの溜り具合の相違から生じる
ものであり、ダミーの配置等により解決できるが、この
場合にはマスクを一つ追加する必要があり、製造工程が
大幅に増加し、実用的でないという欠点がある。
バレッジの不具合はシリカの溜り具合の相違から生じる
ものであり、ダミーの配置等により解決できるが、この
場合にはマスクを一つ追加する必要があり、製造工程が
大幅に増加し、実用的でないという欠点がある。
【００１３】本発明の目的は、太い（大面積）金属配線
上の層間膜の膜厚を制御し、スルーホールの垂直段が場
所によって変わらないようにする半導体装置を提供する
ことにある。
上の層間膜の膜厚を制御し、スルーホールの垂直段が場
所によって変わらないようにする半導体装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に多層配線構造を形成し、層間膜
の平坦性をシリカにより実現する半導体装置において、
幅広部および幅狭部を備えるとともに、前記幅広部に且
つスルーホールが形成される位置の近傍にスリットを形
成した第一の金属配線と、前記第一の金属配線上に被膜
されて前記スルーホールを形成される一方、前記第一の
金属配線の前記スリット上の一部をシリカにより平坦化
される層間絶縁膜と、前記層間絶縁膜の上に被着され前
記層間絶縁膜の前記スルーホールを介して前記第一の金
属配線に接続される第二の金属配線と、前記第二の金属
配線の上に被膜されるパッシベーション膜とを有して構
成される。
半導体基板の一主面上に多層配線構造を形成し、層間膜
の平坦性をシリカにより実現する半導体装置において、
幅広部および幅狭部を備えるとともに、前記幅広部に且
つスルーホールが形成される位置の近傍にスリットを形
成した第一の金属配線と、前記第一の金属配線上に被膜
されて前記スルーホールを形成される一方、前記第一の
金属配線の前記スリット上の一部をシリカにより平坦化
される層間絶縁膜と、前記層間絶縁膜の上に被着され前
記層間絶縁膜の前記スルーホールを介して前記第一の金
属配線に接続される第二の金属配線と、前記第二の金属
配線の上に被膜されるパッシベーション膜とを有して構
成される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す半導体装置
の金属配線部分の平面図である。図１に示すように、本
実施例の半導体装置は半導体基板（図示省略）の一主面
上に第一の金属配線１１および第二の金属配線１３のよ
うな多層配線構造を有し、これら多層配線間に形成する
層間絶縁膜の平坦化をシリカにより実現するものであ
る。この第一の金属配線１１は幅広部１および幅狭部２
を備え、その幅広部１で層間絶縁膜のスルーホール１４
を介し第二の金属配線１３に交差接続される。しかも、
第一の金属配線１１はスルーホール１４が形成される位
置の近傍に膜平坦化のためのスリット１２を形成する。
このスリット１２は、第一の金属配線１１の幅広部１に
おいて且つスルーホール１４に対して対称の位置に形成
される。勿論、幅広部１においても、スルーホール１４
が設けられない個所では、スリット１２を設ける必要が
ない。
て説明する。図１は本発明の一実施例を示す半導体装置
の金属配線部分の平面図である。図１に示すように、本
実施例の半導体装置は半導体基板（図示省略）の一主面
上に第一の金属配線１１および第二の金属配線１３のよ
うな多層配線構造を有し、これら多層配線間に形成する
層間絶縁膜の平坦化をシリカにより実現するものであ
る。この第一の金属配線１１は幅広部１および幅狭部２
を備え、その幅広部１で層間絶縁膜のスルーホール１４
を介し第二の金属配線１３に交差接続される。しかも、
第一の金属配線１１はスルーホール１４が形成される位
置の近傍に膜平坦化のためのスリット１２を形成する。
このスリット１２は、第一の金属配線１１の幅広部１に
おいて且つスルーホール１４に対して対称の位置に形成
される。勿論、幅広部１においても、スルーホール１４
が設けられない個所では、スリット１２を設ける必要が
ない。
【００１６】また、層間絶縁膜はかかるスリット１２が
形成された位置では一部が凹み、そこに膜平坦化のため
のシリカが溜る。その上に、層間絶縁膜のスルーホール
１４を介して第一の金属配線１１に接続される第二の金
属配線１３が被着される。さらに、全体を保護するため
に、第二の金属配線１３の上にパッシベーション膜が被
膜され、半導体装置が形成される。
形成された位置では一部が凹み、そこに膜平坦化のため
のシリカが溜る。その上に、層間絶縁膜のスルーホール
１４を介して第一の金属配線１１に接続される第二の金
属配線１３が被着される。さらに、全体を保護するため
に、第二の金属配線１３の上にパッシベーション膜が被
膜され、半導体装置が形成される。
【００１７】次に、この半導体装置の製造工程について
説明する。
説明する。
【００１８】図２（ａ）〜（ｄ）はそれぞれ図１におけ
る半導体装置の工程順に示したＡ−Ａ断面図である。図
２（ａ）に示すように、この半導体装置は既存の方法で
半導体集積回路を形成していくが、まずシリコン基板１
０に熱酸化等で形成したフィールド酸化膜１５の上に第
一の金属配線１１を形成する。この第一の金属配線１１
は、例えばスパッタ法などでアルミを約５０００オング
ストローム堆積し、リソグラフィー技術を用いてパター
ニングを行なう。その時、幅広部１の幅が約４μｍ以上
の大面積金属配線１１上で、しかもスルーホールが置か
れると予想される位置の近傍に、例えばスルーホールか
ら約２μｍ離した位置に、スリット１２を形成するよう
にしておく。ここでは、スリット１２間の金属幅が２μ
ｍ以下になるように設けるが、このスリット形成はリソ
グラフィーの時に同時に行なうことができる。
る半導体装置の工程順に示したＡ−Ａ断面図である。図
２（ａ）に示すように、この半導体装置は既存の方法で
半導体集積回路を形成していくが、まずシリコン基板１
０に熱酸化等で形成したフィールド酸化膜１５の上に第
一の金属配線１１を形成する。この第一の金属配線１１
は、例えばスパッタ法などでアルミを約５０００オング
ストローム堆積し、リソグラフィー技術を用いてパター
ニングを行なう。その時、幅広部１の幅が約４μｍ以上
の大面積金属配線１１上で、しかもスルーホールが置か
れると予想される位置の近傍に、例えばスルーホールか
ら約２μｍ離した位置に、スリット１２を形成するよう
にしておく。ここでは、スリット１２間の金属幅が２μ
ｍ以下になるように設けるが、このスリット形成はリソ
グラフィーの時に同時に行なうことができる。
【００１９】次に、図２（ｂ）に示すように、パターニ
ングした上から第一の層間絶縁膜１６をプラズマＣＶＤ
法等で５０００〜１００００オングストローム堆積す
る。ついで、シリカ１７を第一の層間絶縁膜１６の上に
スピン塗布する。この場合、スルーホールが形成される
第一の層間絶縁膜１６の平坦部上のシリカ１７はスルー
ホールが形成される小面積配線上に溜るシリカの量とほ
ぼ同等になる。すなわち、スリット１２による段差によ
り第一の層間絶縁膜１６の凹部にシリカ１７のほとんど
が溜まり、平坦部上は前述した図４（ａ）に示す小面積
金属配線１１の平坦部上のシリカ１７と同等の薄さにな
る。要するに、第一の金属配線１１上では幅広部１およ
び幅狭部２上のシリカ１７の厚さは均一になる。
ングした上から第一の層間絶縁膜１６をプラズマＣＶＤ
法等で５０００〜１００００オングストローム堆積す
る。ついで、シリカ１７を第一の層間絶縁膜１６の上に
スピン塗布する。この場合、スルーホールが形成される
第一の層間絶縁膜１６の平坦部上のシリカ１７はスルー
ホールが形成される小面積配線上に溜るシリカの量とほ
ぼ同等になる。すなわち、スリット１２による段差によ
り第一の層間絶縁膜１６の凹部にシリカ１７のほとんど
が溜まり、平坦部上は前述した図４（ａ）に示す小面積
金属配線１１の平坦部上のシリカ１７と同等の薄さにな
る。要するに、第一の金属配線１１上では幅広部１およ
び幅狭部２上のシリカ１７の厚さは均一になる。
【００２０】次に、図２（ｃ）に示すように、３００〜
４００度で数十分の熱処理を行なってシリカ１７を固化
した後、エッチバックを行なう。このとき、第一の層間
絶縁膜１６の凸部、すなわち第一の金属配線１１を覆う
平坦部は、シリカ１７がエッチングされた後、シリカ１
７とほぼ同じレートで２０００〜３０００オングストロ
ームだけエッチングされるように、エッチバック条件を
定める。このため、本実施例においてエッチバック後の
第一の金属配線１１を覆う第一の層間絶縁膜１６は、幅
広部１でも幅狭部２でも場所に依らず、２０００〜３０
００オングストロームだけエッチングされることにな
る。
４００度で数十分の熱処理を行なってシリカ１７を固化
した後、エッチバックを行なう。このとき、第一の層間
絶縁膜１６の凸部、すなわち第一の金属配線１１を覆う
平坦部は、シリカ１７がエッチングされた後、シリカ１
７とほぼ同じレートで２０００〜３０００オングストロ
ームだけエッチングされるように、エッチバック条件を
定める。このため、本実施例においてエッチバック後の
第一の金属配線１１を覆う第一の層間絶縁膜１６は、幅
広部１でも幅狭部２でも場所に依らず、２０００〜３０
００オングストロームだけエッチングされることにな
る。
【００２１】しかる後、図２（ｄ）に示すように、第一
の層間絶縁膜１６の上から第二の層間絶縁膜１８をプラ
ズマＣＶＤ法等で約５０００オングストローム堆積す
る。ついで、所望の位置にリソグラフィー技術を用いて
パターニングし、等方性および異方性エッチングを行な
ってスルーホール１４を開孔する。さらに、第二の金属
配線１３をスパッタ法で約１μｍ蒸着し、リソグラフィ
ー技術を用いてパターニングする。この第二の金属配線
１３を蒸着した後、ＳｉＮ膜等のパッシベーション膜１
９を約１μｍ程度、ＣＶＤ法で堆積することにより、半
導体装置が形成される。
の層間絶縁膜１６の上から第二の層間絶縁膜１８をプラ
ズマＣＶＤ法等で約５０００オングストローム堆積す
る。ついで、所望の位置にリソグラフィー技術を用いて
パターニングし、等方性および異方性エッチングを行な
ってスルーホール１４を開孔する。さらに、第二の金属
配線１３をスパッタ法で約１μｍ蒸着し、リソグラフィ
ー技術を用いてパターニングする。この第二の金属配線
１３を蒸着した後、ＳｉＮ膜等のパッシベーション膜１
９を約１μｍ程度、ＣＶＤ法で堆積することにより、半
導体装置が形成される。
【００２２】このように、本実施例によれば、第一の金
属配線１１の幅広部１で且つスルーホール１４の近傍に
スリット１２を形成するため、スリット１２上の層間絶
縁膜１６の一部にシリカ１７を溜めることができる。こ
のため、第一の金属配線１１は幅広部１でも幅狭部２で
も、層間膜の平坦化に用いるシリカ１７の溜り具合を均
一にできるので、シリカ１７のエッチバック後の層間絶
縁膜１６の厚さを一定にし、スルーホール１４の垂直段
が場所によって変わらなくなるので、スルーホール１４
を覆う第二の金属配線１３のカバーレッジを一定にする
ことができる。
属配線１１の幅広部１で且つスルーホール１４の近傍に
スリット１２を形成するため、スリット１２上の層間絶
縁膜１６の一部にシリカ１７を溜めることができる。こ
のため、第一の金属配線１１は幅広部１でも幅狭部２で
も、層間膜の平坦化に用いるシリカ１７の溜り具合を均
一にできるので、シリカ１７のエッチバック後の層間絶
縁膜１６の厚さを一定にし、スルーホール１４の垂直段
が場所によって変わらなくなるので、スルーホール１４
を覆う第二の金属配線１３のカバーレッジを一定にする
ことができる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置は、大面積の金属配線上で、しかもスルーホールが形
成される位置の近傍に、スリットを形成することによ
り、この金属配線を覆う層間絶縁膜の厚さを均一にし、
スルーホールの垂直段が場所によらず一定になるので、
このスルーホールを覆う第二の金属配線のカバーレッジ
を一定にするとともに、スルーホール抵抗の安定化を実
現でき、歩留まりも向上させることができるという効果
がある。また、本発明の半導体装置は、従来のダミー等
を用いる装置と比較しても、工程数を増やす必要がない
という効果がある。
置は、大面積の金属配線上で、しかもスルーホールが形
成される位置の近傍に、スリットを形成することによ
り、この金属配線を覆う層間絶縁膜の厚さを均一にし、
スルーホールの垂直段が場所によらず一定になるので、
このスルーホールを覆う第二の金属配線のカバーレッジ
を一定にするとともに、スルーホール抵抗の安定化を実
現でき、歩留まりも向上させることができるという効果
がある。また、本発明の半導体装置は、従来のダミー等
を用いる装置と比較しても、工程数を増やす必要がない
という効果がある。
【００２４】
【図１】本発明の一実施例を示す半導体装置の金属配線
部分の平面図である。
部分の平面図である。
【図２】図１における半導体装置の工程順に示したＡ−
Ａ断面図である。
Ａ断面図である。
【図３】従来の一例を示す半導体装置の金属配線交差部
分の平面図である。
分の平面図である。
【図４】図３における半導体装置の工程順に示したＢ−
Ｂ断面図である。
Ｂ断面図である。
【図５】従来の他の例を示す半導体装置の金属配線交差
部分の平面図である。
部分の平面図である。
【図６】図５における半導体装置の工程順に示したＣ−
Ｃ断面図である。
Ｃ断面図である。
１ 幅広部 ２ 幅狭部 １０ シリコン基板 １１ 第１金属配線 １２ スリット １３ 第２金属配線 １４ スルーホール １５ フィールド酸化膜 １６，１８ 層間絶縁膜 １７ シリカ １９ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｋ 21/90 Ｗ
Claims (2)
- 【請求項１】 半導体基板の一主面上に多層配線構造を
形成し、層間膜の平坦性をシリカにより実現する半導体
装置において、幅広部および幅狭部を備えるとともに、
前記幅広部に且つスルーホールが形成される位置の近傍
にスリットを形成した第一の金属配線と、前記第一の金
属配線上に被膜されて前記スルーホールを形成される一
方、前記第一の金属配線の前記スリット上の一部をシリ
カにより平坦化される層間絶縁膜と、前記層間絶縁膜の
上に被着され前記層間絶縁膜の前記スルーホールを介し
て前記第一の金属配線に接続される第二の金属配線と、
前記第二の金属配線の上に被膜されるパッシベーション
膜とを有することを特徴とする半導体装置。 - 【請求項２】 前記スリットは、前記第一の金属配線の
前記幅広部において前記スルーホールに対して対称の位
置に形成される請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6168694A JPH07273195A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6168694A JPH07273195A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273195A true JPH07273195A (ja) | 1995-10-20 |
Family
ID=13178403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6168694A Pending JPH07273195A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199587A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 半導体装置 |
| EP3361503A1 (en) * | 2017-02-10 | 2018-08-15 | Renesas Electronics Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248537A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体集積回路 |
| JPH02172261A (ja) * | 1988-12-25 | 1990-07-03 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-03-30 JP JP6168694A patent/JPH07273195A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248537A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体集積回路 |
| JPH02172261A (ja) * | 1988-12-25 | 1990-07-03 | Nec Corp | 半導体装置の製造方法 |
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| EP3361503A1 (en) * | 2017-02-10 | 2018-08-15 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |