TWI384527B - 解耦合互補式光罩圖案化轉換方法 - Google Patents
解耦合互補式光罩圖案化轉換方法 Download PDFInfo
- Publication number
- TWI384527B TWI384527B TW094115651A TW94115651A TWI384527B TW I384527 B TWI384527 B TW I384527B TW 094115651 A TW094115651 A TW 094115651A TW 94115651 A TW94115651 A TW 94115651A TW I384527 B TWI384527 B TW I384527B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- hard mask
- gate
- pattern
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 34
- 238000000059 patterning Methods 0.000 title claims description 22
- 230000000295 complement effect Effects 0.000 title description 11
- 238000005530 etching Methods 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 12
- 239000006117 anti-reflective coating Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- 229920002120 photoresistant polymer Polymers 0.000 description 36
- 230000008569 process Effects 0.000 description 16
- 238000004140 cleaning Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- 238000009966 trimming Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000003599 detergent Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 231100000572 poisoning Toxicity 0.000 description 1
- 230000000607 poisoning effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Description
本發明係關於半導體裝置處理,且較特別的是關於一種解耦合互補式光罩圖案化轉換方法。
本申請案在2004年5月25日已於美國提出,其專利申請案號為10/853,701。
一般雙光罩圖案化系統,例如互補式相移光罩(cPSM),其需在一蝕刻之前先令相移光罩與切削光罩二者曝光。惟,將各光罩圖案分別轉換至基板係有其優點。這些優點包括可以針對各光罩之曝光條件做各自調制、消除諸次曝光之間不必要之交互作用所致之閃光效應、在固定元件上之光阻劑修邊(在切削光罩之前)、及包含輔助元件以免其因為影像耦合而不便。不利的是,現有之系統使二次光罩轉換之間之垂直方向蝕刻深度差異更為惡化,導致例如閘極處有過多的小凹孔。
因此,有必要提供一種改良之圖案化系統,以克服此技藝中之問題。
根據本發明之一實施例,一種解耦合互補式光罩圖案化轉換方法,其包括二個分隔且解耦合之光罩圖案化步驟,其透過在最終晶圓圖案化之前利用局部影像轉換至一中間硬光罩,而形成合成之圖案。該中間及最終硬光罩之材料係選定以防止影像在最終蝕刻製程之前轉換至一下層基板或晶圓。
本發明之一實施例係藉由實施一連串具有不同蝕刻阻力之硬光罩以解決上述問題。在cPSM之例子中,PSM影像被轉換至一頂部硬光罩,接著為一切削光罩影像之轉換。硬光罩之間之蝕刻阻力差異隨後被用於將合成影像轉換至一目標物堆疊,且未招致先前技術中所見之問題。大體上,本發明闡釋一種在最終轉換至該目標物堆疊之前,將圖案增減於一中間硬光罩之方法。
圖1係使用於本發明實施例之一解耦合互補式光罩圖案化方法中之一堆疊100之截面圖,例如在一閘極圖案化之製程流中。堆疊100包括一基板102、一疊覆於基板102之閘極介電質104、一疊覆於閘極介電質104之目標層106、及一疊覆於目標層106之第一硬光罩110。基板102例如可包括一大型基板、一接合型晶圓基板(例如一絕緣物上半導體、絕緣物上矽、絕緣物上鍺、或類似基板)、或用於一特殊半導體裝置製造之其他適當基板。閘極介電質104例如可包括一閘極氧化物、一氮氧化矽(SiON)、金屬氧化物、或用於一特殊半導體裝置製造之其他適當介電質。目標層106例如可包括一多晶矽層、一金屬層、一金屬氧化物層、一介電質層、或用於一特殊半導體裝置製造之一或多個其他適當層。再者,第一硬光罩110例如可包括一非晶性碳有機抗反射塗層(ARC)(即一有機抗反射塗層(OARC))、底部ARC上之一旋塗物、一低K介電質、或用於一特殊半導體裝置製造之其他適當硬光罩等上述一或多者。在另一實施例中,一第二介電質層(圖中未示)可以提供於硬光罩110與下方目標層106之間。
復參閱圖1,一第二硬光罩堆疊112疊覆於第一硬光罩110。在一實施例中,第二硬光罩堆疊112包括一或多層,例如114、116、118。再者,一光阻層120疊覆於第二硬光罩堆疊112。第二硬光罩堆疊112之一或多層例如可包括分別由參考編號114、116、118標示之第一、第二、及第三介電質帽蓋層。一介電質帽蓋層例如可包括一氧化物或氮化物。在一實施例中,第一、第二、及第三介電質帽蓋層114、116、118分別包括一氧化物、一疊覆於該氧化物之氮化物、及一疊覆於該氮化物之氧化物。除了容許終點信號外,此配置方式容許在該等帽蓋層之中做蝕刻選擇比,以改善第一及第二圖案轉換蝕刻之蝕刻控制。此外,在一實施例中,第一硬光罩110包括一第一材料,且第二硬光罩堆疊112包括一第二材料,其中該第一材料與該第二材料可以相關於彼此而選擇性蝕刻。又,在另一實施例中,層112可包括一單層硬光罩材料,其可用一類似於多層堆疊之方式處理,容後詳述。
圖2係根據本發明之一實施例在光阻層120使用一第一光罩(圖中未示)之初次圖案化後且在一第一次蝕刻前之圖1之堆疊100之俯視圖200。俯視圖200說明一大體上以參考編號202標示之圖案化光阻層。圖案化光阻層202包括複數個對應於(i)重要部分及(ii)非必要部分之區域,其可由本文內之後續圖式及相關說明中瞭解。光阻層120之圖案化亦使第二硬光罩堆疊112之一部分曝露。特別是,第二硬光罩堆疊112之曝露部分係對應於第三介電質帽蓋層118之曝露部分,如俯視圖200所示。
圖3-5係分別沿圖2之該結構之線3-3、4-4、及5-5所取之截面圖。特別是,視圖300說明沿圖2之該結構之線3-3所取之截面圖。視圖400說明沿圖2之該結構之線4-4所取之截面圖。視圖500說明沿圖2之該結構之線5-5所取之截面圖,且其垂直於圖3、4之視圖。在一實施例中,視圖300揭示圖案化光阻劑202之非必要部分之一部分,其圖案轉換至第二硬光罩堆疊112,且特別是層118,其將在後續圖式中提出。視圖400揭示圖案化光阻劑202之重要部分之一部分,其圖案轉換至第二硬光罩堆疊112,且特別是層118,其將在後續圖式中提出。視圖500揭示圖案化光阻劑202之重要部分與非必要部分二者。後續圖式將揭示出轉換至第二硬光罩堆疊112之該圖案如何受到第二光罩加入之影響。在一實施例中,由於第一硬光罩110係由一灰粉及/或濕性清潔劑敏感性材料組成,第二硬光罩堆疊112之剩餘部分將使第一硬光罩堆疊110免於不必要之損傷及/或去除。
圖6係根據本發明之一實施例在一第一次修邊、蝕刻、及清潔後之圖2之該堆疊之俯視圖600。為了增加圖式之易識別性,一光阻劑及/或硬光罩修邊之效果並未繪示。特別是,視圖600說明第三介電質帽蓋層118之一剩餘部分602,其已依據圖2之光阻劑202之圖案蝕刻及後續之光阻劑去除而被圖案化,以完成一第一圖案轉換。在一實施例中,該第一圖案轉換包括一第一次修邊、蝕刻、及清潔。在一實施例中,該修邊包括一光阻劑修邊。該蝕刻包括堆疊112之一局部硬光罩蝕刻。此外,該清潔包括一灰化及/或濕性清潔過程,以去除任意殘留之光阻劑202。請注意介電質帽蓋層118之剩餘部分602係發生在對應於(i)重要部分及(ii)非必要部分等區域,其可由本文內之後續圖式及相關說明中瞭解。第一次修邊、蝕刻、及清潔亦使第二硬光罩堆疊112之其他部分曝露。特別是,第二硬光罩堆疊112之其他曝露部分係對應於第二介電質帽蓋層116之曝露部分,如俯視圖600所示。在一實施例中,層116之曝露部分代表第一圖案轉換之蝕刻深度。在另一實施例中,層116之曝露部分代表第二介電質帽蓋層之一第二部分之曝露,其容許第一圖案轉換蝕刻製程之終點控制。一第三實施例即結合了上述二實施例。
圖7-9係分別沿圖6之該結構之線7-7、8-8、及9-9所取之截面圖。特別是,視圖700說明沿圖6之該結構之線7-7所取之截面圖。視圖800說明沿圖6之該結構之線8-8所取之截面圖。視圖900說明沿圖6之該結構之線9-9所取之截面圖,且其垂直於圖7、8之視圖。在一實施例中,視圖700揭示第三介電質帽蓋層118之剩餘部分602之非必要部分之一部分。視圖800揭示第三介電質帽蓋層118之剩餘部分602之重要部分之一部分。視圖900揭示第三介電質帽蓋層118之剩餘部分602之重要部分與非必要部分二者。
圖10係根據本發明之一實施例在一第二光阻劑利用一切削光罩而圖案化後之圖6之該堆疊之俯視圖1000。特別是,一第二光阻劑被施加於圖6之該堆疊,且利用一切削光罩而圖案化。視圖1000說明在利用該切削光罩以利圖案化後之該第二光阻劑之一剩餘部分1002。此外,視圖1000說明第二硬光罩堆疊112之多數個曝露部分,亦即,其對應於第三介電質帽蓋層118之該曝露剩餘部分602及第二介電質帽蓋層116之該等曝露部分。此外,由第二光阻劑1002覆蓋之602之未曝露部分係利用假想線(虛線)說明於圖10中。再者,第三介電質帽蓋層118之曝露剩餘部分602係發生在對應於欲隨後去除之非必要部分等區域;而未曝露之剩餘部分602則對應於隨後欲轉換至一下層之該等重要部分之元件,該下層例如是目標層106。
此外,未受到第三介電質帽蓋層118之該曝露剩餘部分602或第二光阻劑1002覆蓋之第二介電質帽蓋層116之曝露部分係代表未受到第一或第二光罩圖案任一者中之光阻劑覆蓋之晶圓部分。在一實施例中,層116之此雙重曝露部分係代表在剩餘閘極蝕刻步驟期間將遇到蝕刻前緣之晶圓部分,且其為最可能出現問題之晶圓部分(亦即在閘極蝕刻期間極多之過蝕及/或不足之選擇比,導致例如活性之矽孔或小凹孔)。第一硬光罩110與第一硬光罩110下方之第二硬光罩堆疊112之間之蝕刻選擇比差異被用於減少或消除這些問題,且此即有別於先前技術者。
圖11-13係分別沿圖10之該結構之線11-11、12-12、及13-13所取之截面圖。特別是,視圖1100說明沿圖10之該結構之線11-11所取之截面圖。圖11所示之層118之曝露剩餘部分602發生在結構1100之一區或區域內,即對應於欲隨後去除之該結構之非必要部分。圖11中之第二光阻劑1002可防止第二圖案之一部分轉換至剩餘之第二硬光罩堆疊112,避免造成該結構之另一非必要部分。惟,由於此部分已在第一圖案轉換期間曝露,此非必要部分應在最後一蝕刻製程之前去除,容後詳述。視圖1200說明沿圖10之該結構之線12-12所取之截面圖。圖12所示之層118之曝露剩餘部分602係由第二光阻劑1002覆蓋,且發生在結構1200之一區或區域內,即對應於該結構之必要部分。該結構之必要部分係對應於欲隨後轉換至下方目標層106之元件。視圖1300說明沿圖10之該結構之線13-13所取之截面圖,且其垂直於圖12、13之視圖。在視圖1300中,由第二光阻劑1002覆蓋之層118之剩餘部分602之一部分係代表該結構之重要部分,而未受到第二光阻劑1002覆蓋之層118之剩餘部分602之一部分以及未受到部分602覆蓋之層116之一部分皆代表該結構之非必要部分。
圖14係根據本發明之一實施例在一切削光罩修邊、蝕刻及清潔後之圖10之該堆疊之俯視圖1400。特別是,視圖1400說明第三介電質帽蓋層118之一剩餘部分602之一剩餘部分1402,第三介電質帽蓋層118已在依據圖10之光阻劑1002之圖案之切削光罩修邊、蝕刻、及清潔後被圖案化。在一實施例中,該切削光罩修邊包括一光阻劑修邊。該蝕刻包括一第二局部硬光罩蝕刻。此外,該清潔包括一灰化及/或濕性清潔過程,以去除任意殘留之光阻劑1002。在一實施例中,由於第一硬光罩110係由一灰粉及/或濕性清潔劑敏感性材料組成,第二硬光罩堆疊112之剩餘部分將使第一硬光罩堆疊110免於不必要之損傷及/或去除。
請注意剩餘部分1402係發生在對應於第一圖案化光罩重要部分之區域內,且免於受到第二圖案化光罩之第二次蝕刻。此外,此時所有非必要部分已在根據本發明之一實施例之解耦合互補式光罩圖案化方法中去除。在一實施例中,第二硬光罩112之非必要部分係比該結構之重要部分具有更小之厚度可供圖案轉換。因此,一蝕刻製程可用於將第二硬光罩之非必要部分去除,同時保留該等重要部分。視圖1400亦說明第二介電質帽蓋層116之一剩餘部分1404之一剩餘部分1402,其已在依據圖10之光阻劑1002之圖案之第二光罩修邊、蝕刻、及清潔後被圖案化。視圖1400亦揭示第二介電質帽蓋層116之剩餘部分1406,其已藉由第二轉換蝕刻而自部分602轉換至層116。
再者,剩餘部分1404包括(i)第一圖案化光罩之重要部分外側之區域及(ii)第一圖案化光罩之非必要部分以內之區域。切削光罩修邊、蝕刻、及清潔亦將第二硬光罩堆疊112之其他部分曝露。特別是,第二硬光罩堆疊112之其他曝露部分係對應於第一介電質帽蓋層114之曝露部分。在一實施例中,層114之曝露部分代表第一及第二圖案轉換之蝕刻深度。在另一實施例中,層114之曝露部分代表第二介電質帽蓋層之一第一部分之曝露,其容許第二圖案轉換蝕刻製程之終點控制。一第三實施例即結合了上述二實施例。
圖15-17係分別沿圖14之該結構之線15-15、16-16、及17-17所取之截面圖。特別是,視圖1500說明沿圖14之該結構之線15-15所取之截面圖。視圖1600說明沿圖14之該結構之線16-16所取之截面圖。視圖1700說明沿圖14之該結構之線17-17所取之截面圖,且其垂直於圖15、16之視圖。在該製程之此瞬間,第一硬光罩110仍由疊覆於上方之第二硬光罩堆疊112保護,第二硬光罩堆疊112已藉由一要求之圖案而被圖案化。在第一及第二圖案轉換後,圖14-17中來自該等第一及第二圖案轉換之蝕刻深度可以分成4個不同類型-(1)部分1402,其已由第一及第二圖案化步驟覆蓋且代表該圖案之重要部分,(2)1404之曝露部分,其係在第一圖案化步驟期間曝露,但是在第二圖案化步驟中被覆蓋,(3)部分1406,其係在第一圖案化步驟期間被覆蓋,但是在第二圖案化步驟中曝露,及(4)層114之曝露部分,其係在第一及第二圖案化步驟期間曝露。在諸圖式中,部分1406被揭示為具有比部分1404者小之第二硬光罩堆疊112剩餘厚度。該等部分之相對剩餘厚度係取決於由第一及第二硬光罩蝕刻達成之蝕刻深度以及第二硬光罩堆疊112之個別層114、116、118之相對蝕刻阻力。因此,諸圖式僅代表合成影像轉換之一實例。
在一實施例中,第一硬光罩110包含一有機抗反射塗層(OARC),例如一非晶性碳膜,例如可取自Applied Materials公司之APFT M
。若一光阻劑欲直接接觸於OARC,則光阻劑之不必要毒害將會發生。再者,將OARC曝露於一灰粉及/或濕性清潔過程會使OARC受損。據此,本發明之諸實施例可以有利地使OARC層受到保護,直到一要求之氧化物圖案呈現在對應於該等要求圖案化元件之要求區域內,而不在對應於非必要區域之其他區域內。此要求之圖案化元件例如可包括閘極、及半導體裝置之互連元件。
圖18係根據本發明之一實施例在剩餘第二硬光罩(其對應於一"閘極"蝕刻之一第一部分)依一氈狀介電質蝕刻形式之非圖案化(亦即無光阻劑)蝕刻後之圖14之該堆疊之俯視圖1800。特別是,視圖1800說明第一介電質帽蓋層114之一剩餘部分1802,其已在依據該部分1402之一圖案之氈狀介電質蝕刻後被圖案化,如圖14-17所示。剩餘部分1802包括多數個僅對應於第一圖案化光罩之重要部分的區域。視圖1800亦說明第一硬光罩110之一剩餘部分,其具有由參考編號1804、1806、1808、1810代表之不同厚度,且其已在依據該等部分1402、1404、1406之一圖案之氈狀介電質蝕刻後被圖案化,如圖14-17所示。剩餘部分1804包括第一硬光罩110之一原始厚度,其係依據該部分1402而被圖案化。剩餘部分1806包括第一硬光罩110之一第一減小厚度,其係依據該1404之圖案而被圖案化。剩餘部分1808包括第一硬光罩110之一第二減小厚度,其係依據該等部分1402、1404、1406以外之區域而被圖案化。剩餘部分1810包括第一硬光罩110之一第三減小厚度,其係依據該1406之圖案而被圖案化。
圖19-21係分別沿圖18之該結構之線19-19、20-20、及21-21所取之截面圖。特別是,視圖1900說明沿圖18之該結構之線19-19所取之截面圖。視圖2000說明沿圖18之該結構之線20-20所取之截面圖。視圖2100說明沿圖18之該結構之線21-21所取之截面圖,且其垂直於圖19、20之視圖。第一硬光罩110之一第四剩餘厚度係清楚地顯示於諸截面圖中。在一實施例中,第一硬光罩110之剩餘部分1808代表110之最薄部分與蝕刻前緣,其係因在第一或第二圖案轉換蝕刻中未受到保護。部分1808有足夠厚度可防止氈狀介電質蝕刻到達且蝕除下方之目標層106。在另一實施例中,第一硬光罩110對於氈狀介電質蝕刻係比第二硬光罩堆疊112之該等部分者有較大之蝕刻阻力。此容許在蝕刻圖案化/曝露之四種組合中所衍生之蝕刻深度差可在第一硬光罩110中減小。
圖22係根據本發明之一實施例在將第一硬光罩(其對應於一"閘極"蝕刻之一第二部分)蝕刻後之圖18之該堆疊之俯視圖。在一實施例中,剩餘部分1802與目標層106皆具有遠比第一硬光罩110之曝露部分者大之蝕刻阻力。此容許僅包括該結構之重要部分在內之部分1802可將其圖案轉換至第一硬光罩110,且實質上未蝕刻到目標層106。儘管諸圖指出一純粹非等向性之第一硬光罩蝕刻,另一實施例則可供蝕刻之一等向性成分將第二硬光罩部分1802下方之第一硬光罩110之部分修飾。另一實施例將第一硬光罩110之所有部分去除,但是不包括第一硬光罩110之部分1804,以利將一部分目標層106曝露。特別是,視圖2200說明第一介電質帽蓋層114之剩餘部分1802(及下方第一硬光罩110之剩餘部分1804)。如上所述,第一介電質帽蓋層114之剩餘部分1802及下方第一硬光罩110之剩餘部分1804包括多數個僅對應於第一圖案化光罩之重要部分的區域。視圖2200亦說明未受到剩餘部分1802、1804覆蓋的目標層106之曝露部分。在一實施例中,目標層106包含一有機ARC。
圖23-25係分別沿圖22之該結構之線23-23、24-24、及25-25所取之截面圖。特別是,視圖2300說明沿圖22之該結構之線23-23所取之截面圖。視圖2400說明沿圖22之該結構之線24-24所取之截面圖。視圖2500說明沿圖22之該結構之線25-25所取之截面圖,且其垂直於圖23、24之視圖。
圖26係根據本發明之一實施例在將一目標層蝕刻(其對應於一"閘極"蝕刻之一剩餘部分)及隨後清潔以將第二硬光罩1802與第一硬光罩1804之該等剩餘部分去除後之圖22之該堆疊之俯視圖。特別是,視圖2600說明目標層106之剩餘部分2602及下方閘極介電質104之剩餘部分2604。目標層106之剩餘部分2602發生在多數個對應於第一圖案化光罩之重要部分的區域。視圖2600亦說明未受到剩餘部分2602(及下方剩餘部分2604)覆蓋的基板102之曝露部分。由於本發明實施例之方法所致,基板102之曝露部分得以在蝕刻製程期間保持實質上未受損且原封不動。
圖27-29係分別沿圖26之該結構之線27-27、28-28、及29-29所取之截面圖。特別是,視圖2700說明沿圖26之該結構之線27-27所取之截面圖。視圖2800說明沿圖26之該結構之線28-28所取之截面圖。視圖2900說明沿圖26之該結構之線29-29所取之截面圖,且其垂直於圖27、28之視圖。特別是,視圖2800、2900說明目標層106之剩餘部分2602及閘極介電質104之剩餘部分2604。剩餘部分2602、2604係在多數個對應於第一圖案化光罩之重要部分的區域內。
據此,本發明之諸實施例係在利用一最終硬光罩(本文內稱之為一第一硬光罩)將最終晶圓圖案化之前,透過使用局部影像轉換至一中間硬光罩(本文內稱之為一第二硬光罩),以容許二次分隔且解耦合之光罩曝光。該等中間及最終硬光罩材料係經選擇,以防止在最終蝕刻製程之前該影像轉換至下方之晶圓或基板。
再者,本實施例使用介電質帽蓋材料之一組合方式以接受來自各微影光罩之中間影像轉換。合成後之中間影像隨即轉換至一有機抗反射塗層(OARC),其另可作為一下方閘極堆疊所用之圖案化硬光罩。儘管本文內所述之諸實施例係針對一閘極堆疊,其亦可施加於其他模組式堆疊與其他硬光罩組合方式。
再者,本發明之實施例容許二光罩被用於一cPSM系統內(即PSM光罩與切削光罩),且具有分別調制之曝光條件,而不影響彼此(閃光效應等等)。此外,諸實施例容許在"錨定"元件上之光阻劑遮罩(PR)修邊(在切削光罩之前),以防止小元件之圖案瓦解,例如閘極元件。諸實施例亦減低主動與場區之間之電晶體拉回。又,諸實施例容許輔助元件(例如散射條)包含在各互補式光罩內,否則其會因為影像耦合而不便。
本發明之其他實施例包括且不限定的有(1)技術性延伸至二個光罩以上,(2)用於不同類型元件之曝光分離(例如,一隔離元件光罩與一濃密元件光罩之互補組,或一水平元件光罩與一垂直元件光罩之互補組),(3)延伸至其他光罩層,例如接點、通孔、及緊間距金屬,及(4)藉由在閘極或其他層使用二互補式光罩以容許次公稱之間距線。
在先前之說明中,本發明已參考特定實施例說明於前,惟,習於此技者可以瞭解的是在不脫離文後請求項所載之本發明範疇下,仍可達成多種修改及變化。例如,本發明之實施例可以施加於有利之目前與未來世代之微處理器及/或先進之記憶裝置。此外,本發明之實施例可用於將元件尺寸超出單光罩之能力以外。據此,說明書及圖式應視為闡釋而非侷限,且諸此修改應包括在本發明範疇內。
效益、其他優點及對於問題之解決辦法已相關於特定實施例說明於前,惟,效益、優點、對於問題之解決辦法、及可能使任意效益、其他優點或解決辦法發生或更彰顯之任意要素不應解釋為任意或所有申請專利範圍之一重要、必要或主要特性或要素。本文所用之"包含"、"含有"、或其變換型式皆在涵蓋一非排他性之包攝,例如含有一表列元件之製程、方法、物件或裝置不僅包括諸元件,而是可包括未列示或此製程、方法、物件或裝置原有之其他元件。
100...堆疊
102...基板
104...閘極介電質
106...目標層
110...硬光罩
112...硬光罩堆疊
114,116,118...介電質帽蓋層
120...光阻層
200,600,1000,1400,1800...俯視圖
202,1002...光阻劑
300,400,500,700,800,900,1100,1200,1300,1500,1600,1700,1900,2000,2100,2200,2300,2400,2500,2600,2700,2600,2700...視圖
602,1402,1404,1406,1802,1804,1806,1808,1810,2602,2604...部分
本發明係藉由舉例說明且不為附圖所拘限,圖中相同之參考編號係指相同元件,及其中:圖1係使用於本發明之一實施例之一解耦合互補式光罩圖案化方法中之一堆疊之截面圖;圖2係根據本發明之一實施例在光阻劑使用一第一光罩圖案化後且在一第一次蝕刻前之圖1之該堆疊之俯視圖;圖3-5係分別沿圖2之該結構之線3-3、4-4、及5-5所取之截面圖;圖6係根據本發明之一實施例在一第一次修邊、蝕刻、及清潔後之圖2之該堆疊之俯視圖;圖7-9係分別沿圖6之該結構之線7-7、8-8、及9-9所取之截面圖;圖10係根據本發明之一實施例在一第二光阻劑利用一切削光罩而圖案化後之圖6之該堆疊之俯視圖;圖11-13係分別沿圖10之該結構之線11-11、12-12、及13-13所取之截面圖;圖14係根據本發明之一實施例在一切削光罩修邊、蝕刻及清潔後之圖10之該堆疊之俯視圖;圖15-17係分別沿圖14之該結構之線15-15、16-16、及17-17所取之截面圖;圖18係根據本發明之一實施例在一第二硬光罩蝕刻(其對應於一"閘極"蝕刻之一第一部分)後之圖14之該堆疊之俯視圖;圖19-21係分別沿圖18之該結構之線19-19、20-20、及21-21所取之截面圖;圖22係根據本發明之一實施例在將一第一硬光罩蝕刻(其對應於一"閘極"蝕刻之一第二部分)後之圖18之該堆疊之俯視圖;圖23-25係分別沿圖22之該結構之線23-23、24-24、及25-25所取之截面圖;圖26係根據本發明之一實施例在一目標層蝕刻(其對應於一"閘極"蝕刻之一剩餘部分)後之圖22之該堆疊之俯視圖;及圖27-29係分別沿圖26之該結構之線27-27、28-28、及29-29所取之截面圖。
習於此技者應瞭解圖式中之元件係為求簡便及清楚,故不需要依比例繪示。例如,圖式中某些元件之尺寸可能比其他元件者誇大,以利增進對本發明實施例之瞭解。
100...堆疊
102...基板
104...閘極介電質
106...目標層
110...硬光罩
112...硬光罩堆疊
114,116,118...介電質帽蓋層
120...光阻層
Claims (9)
- 一種製造一半導體裝置之方法,該方法包含:提供一具有閘極材料之一閘極層之晶圓,將一非圖案第一硬光罩形成於該閘極層上;將一第二硬光罩疊形成於該非圖案第一硬光罩上,該第二硬光罩具有在該第一硬光罩上之一第一層、在該第一層上之一第二層及在該第二層上之一第三層,該第三層具有與該第二層不同之一蝕刻特徵且該第二層具有與該第一層不同之一蝕刻特徵;依據一第一圖案將該第二硬光罩疊圖案化,其中該圖案化包括依據該第一圖案蝕刻該第三層以留下該第三層之一第一部份;依據一第二圖案將該第二硬光罩疊第二次圖案化,其中該第二次圖案化包括依據該第二圖案蝕刻該第三層之該第一部份以根據一閘極圖案留下該第三層之一第二部分;將該第二硬光罩疊覆蓋式蝕刻以在該第三層中形成該閘極圖案,其中該覆蓋式蝕刻亦部分蝕刻因為該覆蓋式蝕刻而暴露的該第一硬光罩之複數部分;使用該第三層中之該閘極圖案蝕刻該第一硬光罩以使該閘極圖案呈現於該第一硬光罩之一剩餘部分中,沒有實質上蝕刻因為蝕刻該第一硬光罩而暴露的該第一層之複數部分;及使用該第一硬光罩中之該閘極圖案蝕刻該閘極層以使 該閘極圖案形成於該閘極層中,其中在蝕刻該閘極層的期間,因為蝕刻該閘極層而暴露的晶圓之複數部分保持實質上未被損害。
- 如請求項1之方法,其中該閘極層包括矽及一金屬之族群內之至少一者位在一金屬氧化物及一介電質之族群內之至少一者之上。
- 如請求項1之方法,其中該閘極層中之該閘極圖案包括一電晶體之一閘極結構。
- 如請求項1之方法,其中該第一硬光罩包括一非晶性碳有機抗反射塗層(OARC)、一底部ARC上之一旋塗物、及一低K介電質之族群內之至少一者。
- 如請求項1之方法,其中該第二硬光罩疊之該第三層包括一氧化物。
- 如請求項1之方法,其中該第二硬光罩疊包括包括氧化物之該第一層、在該第一層上之包括氮化物之該第二層及在該第二層上之包括氧化物之該第三層。
- 如請求項1之方法,其中:該第一圖案包括一延伸於一第一方向中之第一線,該第二圖案包括一相交於該第一線之線間距;及該閘極圖案包括一由該第一線界定之結構及由該線間距界定之一間距。
- 如請求項1之方法,其中該第一厚度及該第二厚度係各小於該第二硬光罩疊之一初始厚度。
- 如請求項1之方法,其中該閘極層包含一閘極電介質上 之一閘極電極疊。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/853,701 US7132327B2 (en) | 2004-05-25 | 2004-05-25 | Decoupled complementary mask patterning transfer method |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200610026A TW200610026A (en) | 2006-03-16 |
TWI384527B true TWI384527B (zh) | 2013-02-01 |
Family
ID=35451550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094115651A TWI384527B (zh) | 2004-05-25 | 2005-05-13 | 解耦合互補式光罩圖案化轉換方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7132327B2 (zh) |
EP (1) | EP1749312B1 (zh) |
JP (1) | JP4929168B2 (zh) |
CN (1) | CN100452310C (zh) |
TW (1) | TWI384527B (zh) |
WO (1) | WO2005117089A2 (zh) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
KR100640657B1 (ko) * | 2005-07-25 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
US8123968B2 (en) | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
US7807582B2 (en) * | 2006-03-06 | 2010-10-05 | Micron Technology, Inc. | Method of forming contacts for a memory device |
WO2007116362A1 (en) * | 2006-04-07 | 2007-10-18 | Nxp B.V. | Method of manufacturing a semiconductor device |
DE102006054545A1 (de) * | 2006-11-20 | 2008-05-21 | Qimonda Ag | Verfahren zur Strukturierung einer Hartmaskenschicht |
US20080274626A1 (en) * | 2007-05-04 | 2008-11-06 | Frederique Glowacki | Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US20100099255A1 (en) * | 2008-10-20 | 2010-04-22 | Conley Willard E | Method of forming a contact through an insulating layer |
US10332745B2 (en) | 2017-05-17 | 2019-06-25 | Globalfoundries Inc. | Dummy assist features for pattern support |
US10916427B2 (en) | 2018-07-11 | 2021-02-09 | United Microelectronics Corp. | Forming contact holes using litho-etch-litho-etch approach |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4792534A (en) * | 1985-12-25 | 1988-12-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device involving sidewall spacer formation |
US6184151B1 (en) * | 1997-08-21 | 2001-02-06 | International Business Machines Corporation | Method for forming cornered images on a substrate and photomask formed thereby |
US6605541B1 (en) * | 1998-05-07 | 2003-08-12 | Advanced Micro Devices, Inc. | Pitch reduction using a set of offset masks |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5308741A (en) * | 1992-07-31 | 1994-05-03 | Motorola, Inc. | Lithographic method using double exposure techniques, mask position shifting and light phase shifting |
US5415835A (en) * | 1992-09-16 | 1995-05-16 | University Of New Mexico | Method for fine-line interferometric lithography |
US6042998A (en) * | 1993-09-30 | 2000-03-28 | The University Of New Mexico | Method and apparatus for extending spatial frequencies in photolithography images |
US6233044B1 (en) * | 1997-01-21 | 2001-05-15 | Steven R. J. Brueck | Methods and apparatus for integrating optical and interferometric lithography to produce complex patterns |
JP2000112114A (ja) * | 1998-10-08 | 2000-04-21 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
JP3257593B2 (ja) * | 1999-02-05 | 2002-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
US6248635B1 (en) * | 1999-10-25 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for fabricating a bit-line in a monos device using a dual layer hard mask |
WO2002025373A2 (en) | 2000-09-13 | 2002-03-28 | Massachusetts Institute Of Technology | Method of design and fabrication of integrated circuits using regular arrays and gratings |
US6429067B1 (en) * | 2001-01-17 | 2002-08-06 | International Business Machines Corporation | Dual mask process for semiconductor devices |
JP4014891B2 (ja) * | 2001-03-29 | 2007-11-28 | 株式会社東芝 | 半導体装置の製造方法 |
US6780708B1 (en) * | 2003-03-05 | 2004-08-24 | Advanced Micro Devices, Inc. | Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography |
US6764903B1 (en) * | 2003-04-30 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual hard mask layer patterning method |
JP2004363390A (ja) * | 2003-06-05 | 2004-12-24 | Toshiba Corp | フォトマスクの補正方法、及び半導体装置の製造方法 |
-
2004
- 2004-05-25 US US10/853,701 patent/US7132327B2/en not_active Expired - Lifetime
-
2005
- 2005-04-18 WO PCT/US2005/013077 patent/WO2005117089A2/en not_active Application Discontinuation
- 2005-04-18 CN CNB2005800168923A patent/CN100452310C/zh active Active
- 2005-04-18 EP EP05740110A patent/EP1749312B1/en active Active
- 2005-04-18 JP JP2007515083A patent/JP4929168B2/ja active Active
- 2005-05-13 TW TW094115651A patent/TWI384527B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4792534A (en) * | 1985-12-25 | 1988-12-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device involving sidewall spacer formation |
US6184151B1 (en) * | 1997-08-21 | 2001-02-06 | International Business Machines Corporation | Method for forming cornered images on a substrate and photomask formed thereby |
US6605541B1 (en) * | 1998-05-07 | 2003-08-12 | Advanced Micro Devices, Inc. | Pitch reduction using a set of offset masks |
Also Published As
Publication number | Publication date |
---|---|
US20050277276A1 (en) | 2005-12-15 |
US7132327B2 (en) | 2006-11-07 |
TW200610026A (en) | 2006-03-16 |
JP4929168B2 (ja) | 2012-05-09 |
EP1749312A4 (en) | 2009-09-16 |
WO2005117089A3 (en) | 2006-06-15 |
CN1957448A (zh) | 2007-05-02 |
EP1749312B1 (en) | 2012-11-07 |
CN100452310C (zh) | 2009-01-14 |
EP1749312A2 (en) | 2007-02-07 |
WO2005117089A2 (en) | 2005-12-08 |
JP2008500727A (ja) | 2008-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI384527B (zh) | 解耦合互補式光罩圖案化轉換方法 | |
US6475891B2 (en) | Method of forming a pattern for a semiconductor device | |
US7880256B2 (en) | Semiconductor device with passivation layer covering wiring layer | |
TWI701712B (zh) | 圖案化目標層的製備方法 | |
JP4014891B2 (ja) | 半導体装置の製造方法 | |
KR101867503B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
KR101002928B1 (ko) | 반도체 소자의 미세 라인 형성방법 | |
JP5574679B2 (ja) | 半導体装置の製造方法 | |
US8138090B2 (en) | Method for forming fine patterns in semiconductor device | |
US8071487B2 (en) | Patterning method using stacked structure | |
JP2006245198A (ja) | 半導体装置の製造方法 | |
CN107424922A (zh) | 用以形成交叉耦接接触的装置及方法 | |
JP2007149768A (ja) | 半導体装置の製造方法 | |
TWI443758B (zh) | 形成閘極導體結構的方法 | |
JP4397248B2 (ja) | 半導体装置及びその製造方法 | |
US7473631B2 (en) | Method of forming contact holes in a semiconductor device having first and second metal layers | |
US7556916B2 (en) | Method for burying resist and method for manufacturing semiconductor device | |
JP2004363371A (ja) | 電子デバイスの製造方法 | |
WO2021196996A1 (zh) | 半导体结构及其制备方法 | |
TW201322369A (zh) | 接觸窗開口的形成方法 | |
JP2005217122A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2008117812A (ja) | 半導体装置及びその製造方法 | |
JP2005506700A (ja) | 半導体回路製造のためのマルチレベル多結晶シリコンタイリング | |
US8507346B2 (en) | Method of forming a semiconductor device having a cut-way hole to expose a portion of a hardmask layer | |
JPH0645456A (ja) | コンタクト形成方法 |