CN100452310C - 分离互补式掩模图案化转移方法 - Google Patents

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Abstract

一种图案化方法，允许互补刻线集的单独转移。在一个实施例中，例如，该方法包括蚀刻相移掩模(PSM)，然后对于cPSM掩模蚀刻切割掩模。此外，分离互补式掩模图案化转移方法包括两个独立和分离的掩模图案化步骤，通过在最终晶片图案化之前使用到中间硬掩模的局部图像转移，形成组合图案。选择中间硬掩模和最终硬掩模材料，以防止在最终蚀刻工艺之前将图像转移到下层衬底或晶片中。

Description

分离互补式掩模图案化转移方法
技术领域
本发明涉及半导体器件处理，更具体而言，涉及分离互补式掩模图案化转移方法(decoupled complementary mask patterningtranser method)。
背景技术
标准的双掩模图案化方案，例如，互补式相移掩模(cPSM，complementary phase shift mask)，在蚀刻之前，需要将相移掩模和切割掩模曝光。不过，具有分别将每个掩模图案转移到衬底上的优点。这些优点包括，对每个掩模的曝光条件分别进行调整，消除引起曝光之间出现不希望相互作用的闪烁效应(flare effect)，在锚定特征(anchored feature)上的光致抗蚀剂修整(trimming)(在切割掩模之前)，和包含辅助特征(assist feature)，然而，由于图像耦合效应，这些优点有可能不会得以实现。遗憾的是，现有方案加重了两个掩模转移之间的垂直蚀刻深度差，导致例如在栅极处产生过度有源凹陷形成(active pitting)。
因此，期望提供一种用于克服现有技术中所出现的问题的改进型图案化方案。
发明内容
根据本发明的一个实施例，分离互补式掩模图案化转移方法包括两个独立和分离的掩模图案化步骤，该步骤通过在最终晶片图案化之前使用局部图像转移到中间硬掩模来构成组合图案。选择中间和最终硬掩模材料，以防止在最终蚀刻工艺之前将图像转移到下层(underlying)衬底或晶片。
本发明的一个实施例通过实现具有不同抗蚀性的一系列硬掩模来解决上述问题。在cPSM的情形中，将PSM图像转移到顶部硬掩模，之后进行切割掩模图像的转移。然后，利用硬掩模之间的抗蚀性差异将组合图像转移到目标叠层(stack)，而不会导致出现现有技术中看到的问题。更普遍而言，本发明解释了用于在对目标叠层的最终转移之前对中间硬掩模添加和减少图案的方法。
附图说明
下面，将参照附图，以示例性方式，而非具有限定性的方式，描述本发明的实施例，在附图中，同样的附图标记表示相同的元件，其中：
图1表示，根据本发明的一个实施例，在分离互补式掩模图案化方法中使用的叠层的截面图；
图2表示，根据本发明的一个实施例，在使用第一掩模进行光致抗蚀剂的图案化之后和第一蚀刻之前，图1所示叠层的自顶向下视图；
图3-5分别表示沿线3-3，4-4和5-5看到的图2结构的截面图；
图6表示，根据本发明的一个实施例，在第一修整、蚀刻和清洗之后的图2的叠层的自顶向下视图；
图7-9分别表示沿线7-7，8-8和9-9看到的图6结构的截面图；
图10表示，根据本发明的一个实施例，在使用第二掩模进行第二光致抗蚀剂的图案化之后图6的叠层的自顶向下视图；
图11-13分别表示沿线11-11，12-12和13-13看到的图10结构的截面图；
图14表示，根据本发明的一个实施例，在切割掩模修整、蚀刻和清洗之后图10的叠层的自顶向下视图；
图15-17分别表示沿线15-15，16-16和17-17看到的图14结构的截面图；
图18表示，根据本发明的一个实施例，在第二硬掩模蚀刻(对应于“栅极”蚀刻的第一部分)之后图14的叠层的自顶向下视图；
图19-21分别表示沿线19-19，20-20和21-21看到的图18结构的截面图；
图22表示，根据本发明的一个实施例，在第一硬掩模蚀刻(对应于“栅极”蚀刻的第二部分)之后图18的叠层的自顶向下视图；
图23-25分别表示沿线23-23，24-24和25-25看到的图22结构的截面图；
图26表示，根据本发明的一个实施例，在目标层蚀刻(对应于“栅极”蚀刻的剩余部分)之后图22的叠层的自顶向下视图；以及
图27-29分别表示沿线27-27，28-28和29-29看到的图26结构的截面图。
本领域技术人员应该理解，所示附图是出于简化和说明清楚的目的，且并没有必要按比例画出。例如，可将附图中的某些元件的尺寸相对其他元件放大，以便易于理解本发明的实施例。
具体实施方式
图1表示，根据本发明的一个实施例，在分离互补式掩模图案化方法中(例如，在栅极图案化工艺流程中)使用的叠层100的截面图。叠层100包括衬底102、在衬底102上方的栅极电介质104，在栅极电介质104上方的目标层106，和在目标层106上方的第一硬掩模110。衬底102可包括，例如，块材衬底(bulk substrate)、键合晶片衬底(例如，绝缘体上半导体、绝缘体上硅、绝缘体上锗、或类似衬底)，或其他适合用于特定半导体器件制造的衬底。栅极电介质104可包括，例如，栅氧化物、SiON、金属氧化物、或其他适合用于特定半导体器件制造的电介质。目标层106可包括，例如，多晶硅层、金属层、金属氧化物层、电介质层，或其他适合用于特定半导体器件制造的层。此外，第一硬掩模110可包括，例如，一个或多个非晶态碳有机消反射涂层(ARC)(即，有机消反射涂层(OARC)、自旋底部ARC(spin on bottom ARC)、低K值电介质，或其他适合用于特定半导体器件制造的硬掩模。在另一实施例中，可将第二电介质层(未示出)设置在硬掩模110与下层目标层106之间。
仍参照图1，第二硬掩模叠层112在第一硬掩模110上方。在一个实施例中，第二硬掩模叠层112包括一个或多个层，例如，114、116和118。此外，光致抗蚀剂层120在第二硬掩模叠层112上方。第二硬掩模112的一个或多个层可包括，例如，第一、第二和第三电介质帽层，其分别由附图标记114、116和118表示。电介质帽层可包括，例如，氧化物或氮化物。在一个实施例中，第一、第二和第三电介质帽层114、116和118分别包括氧化物、在氧化物上方的氮化物，和在氮化物上方的氧化物。除允许端点信号外，该布置允许在帽层间的蚀刻选择性，以用于改善对第一和第二图案转移蚀刻的蚀刻控制。此外，在一个实施例中，第一硬掩模110包括第一材料，第二硬掩模叠层112包括第二材料，其中，第一材料和第二材料可相对彼此进行选择性蚀刻。另外，在另一实施例中，层112可包括可按照与叠层类似的方式进行操作的单层硬掩模材料，后面还将对此进行讨论。
图2表示，根据本发明的一个实施例，在使用第一掩模(未示出)进行光致抗蚀剂的初步图案化之后和第一蚀刻之前，图1所示叠层100的自顶向下视图200。视图200表示出图案化光致抗蚀剂层，通常用附图标记202表示。图案化光致抗蚀剂202包括与(i)关键部分和(ii)不期望部分相对应的区域，以后通过随后的附图以及相关描述对此将会有更好的理解。光致抗蚀剂层120的图案化还将第二硬掩模叠层112的各部分曝光。具体而言，第二硬掩模叠层112的曝光部分对应于第三电介质帽层118的曝光部分，如在自顶向下视图200中所示。
图3-5分别表示沿线3-3，4-4和5-5看到的图2结构的截面图。具体而言，视图300表示出沿线3-3得到的图2结构的截面图。视图400表示出沿线4-4得到的图2结构的截面图。视图500表示出沿线5-5得到的图2结构的截面图，该图与图3和4相垂直。在一个实施例中，视图300显示出图案化光致抗蚀剂202的不期望部分的局部，在随后的附图中将描述其图案到第二硬掩模叠层112，特别是层118的转移。视图400显示出图案化光致抗蚀剂202的关键部分的局部，在随后的附图中将描述其图案到第二硬掩模叠层112，特别是层118的转移。视图500显示出图案化光致抗蚀剂202的关键部分和不期望部分。随后的附图将显示出通过添加第二掩模如何影响到第二硬掩模叠层112的图案转移。在一个实施例中，如果第一硬掩模110由对除灰和/或湿法净化敏感的材料组成，第二硬掩模叠层112的剩余部分将保护第一硬掩模叠层免受不期望的损伤和/或去除。
图6表示，根据本发明的一个实施例，在第一修整、蚀刻和清洗之后图2的叠层的自顶向下视图600。为提高图的可视性，未示出对光致抗蚀剂和/或硬掩模修整的效果。特别是，视图600示出第三电介质帽层118的剩余部分602，根据图2的光致抗蚀剂202的图案的蚀刻和随后的光致抗蚀剂去除，已将其图案化，实现了第一图案转移。在一个实施例中，第一图案转移包括第一修整、蚀刻和清洗。在一个实施例中，修整包括光致抗蚀剂修整。蚀刻包括对叠层112的局部硬掩模蚀刻。此外，清洗包括除灰和/或湿法净化工艺，以去除任何剩余抗蚀剂202。应该注意，电介质帽层118的剩余部分602出现在与(i)关键部分和(ii)不期望部分相对应的区域，以后参照随后附图和相关描述还将会对此进行更好的理解。第一修整、蚀刻和清洗也将第二硬掩模叠层112的另外部分曝光。特别是，第二硬掩模叠层112的另外曝光部分对应于第二电介质帽层116的曝光部分，如在自顶向下视图600中所示。在一个实施例中，层116的曝光部分表示第一图案转移的蚀刻深度。在另一实施例中，层116的曝光部分表示对第二电介质帽层的第二部分的曝光，这允许对第一图案转移蚀刻工艺进行端点控制。第三实施例将先前的两个实施例组合。
图7-9分别表示沿线7-7，8-8和9-9看到的图6结构的截面图。具体而言，视图700表示出沿线7-7得到的图6结构的截面图。视图800表示出沿线8-8得到的图6结构的截面图。视图900表示出沿线9-9得到的图6结构的截面图，该图与图7和8相垂直。在一个实施例中，视图700显示出第三电介质帽层118的剩余部分602的不期望部分的局部。视图800显示出第三电介质帽层118的剩余部分602的关键部分的局部。视图900显示出第三电介质帽层118的剩余部分602的关键部分和不期望部分。
图10表示，根据本发明的一个实施例，在使用切割掩模进行第二光致抗蚀剂的图案化之后图6的叠层的自顶向下视图1000。具体而言，将第二光致抗蚀剂施加到图6所示叠层，并使用切割掩模进行图案化。视图1000表示出使用切割掩模进行图案化后第二光致抗蚀剂的剩余部分1002。此外，视图1000还表示出第二硬掩模叠层112的曝光部分，即，对应于第三电介质帽层118的曝光剩余部分602和第二电介质帽层116的曝光部分。此外，由第二光致抗蚀剂1002所覆盖的602的未曝光部分如图10中影(虚线)所示。此外，第三电介质帽层118的曝光剩余部分602出现在与随后要去除的不期望部分相对应的区域中；而未曝光的剩余部分602对应于随后要转移到下层(例如，目标层106)的关键部分的特征。
此外，未被第三电介质帽层118的曝光剩余部分602或第二光致抗蚀剂1002覆盖的第二电介质帽层116的曝光部分表示不被第一或第二掩模图案中光致抗蚀剂覆盖的晶片部分。在一个实施例中，层116的这些双曝光部分表示在剩余栅极蚀刻步骤期间将经历蚀刻前部(etch front)的前缘(leading edge)，它们是最有可能出现问题的晶片部分(即，在栅极蚀刻期间太多的过度蚀刻和/或选择性不足，导致例如出现有源硅凹陷或凹坑形成)。在第一硬掩模110与第一硬掩模110下方的第二硬掩模叠层112之间的蚀刻选择性差异被用于减小或消除这些问题，从而不同于现有技术。
图11-13分别表示沿线11-11，12-12和13-13看到的图10结构的截面图。具体而言，视图1100表示出沿线11-11得到的图10结构的截面图。如图11所示层118的曝光剩余部分602出现在与结构1100随后要去除的不期望部分相对应的结构1100的区域中。图11中的第二光致抗蚀剂1002将阻止一部分第二图案转移到剩余第二硬掩模叠层112中，导致该结构出现另一不期望部分。然而，由于在第一图案转移期间将该部分曝光，将会在最终蚀刻工艺之前将该不期望部分去除，后面还将对此进行描述。视图1200表示出沿线12-12得到的图10结构的截面图。如图12所示，层118的剩余部分602由第二光致抗蚀剂1002所覆盖，且出现在与结构1200的期望部分相对应的结构1200的区域中。该结构的期望部分对应于随后要转移到下层目标层106的特征。视图1300表示出沿线13-13得到的图10结构的截面图，该图与图11和12相垂直。在视图1300中，层118的剩余部分602中由第二光致抗蚀剂1002所覆盖的部分表示结构的关键部分，而层118的剩余部分602中未被第二光致抗蚀剂1002所覆盖的部分和层116中未被部分602所覆盖的部分表示结构的不期望部分。
图14表示，根据本发明的一个实施例，在切割掩模修整、蚀刻和清洗之后图10的叠层的自顶向下视图1400。具体而言，视图1400表示第三电介质帽层118的剩余部分602的剩余部分1402，在根据图10的光致抗蚀剂1002的图案进行切割掩模修整、蚀刻和清洗之后，第三电介质帽层118已图案化。在一个实施例中，切割掩模修整包括光致抗蚀剂修整。蚀刻包括第二局部硬掩模蚀刻。此外，清洗包括除灰和/或湿法净化工艺，以去除任何剩余抗蚀剂1002。在一个实施例中，第一硬掩模110由对除灰和/或湿法净化敏感的材料组成，第二硬掩模叠层112的剩余部分将保护第一硬掩模叠层110以免受到不期望的损伤和/或去除。
应该注意，剩余部分1402出现在与第一图案化掩模的关键部分相对应的区域中，并由第二图案化掩模保护以避免第二蚀刻。此外，在根据本发明一个实施例的分离互补式掩模图案化方法中，至此，已去除所有不期望部分。在一个实施例中，与结构的关键部分相比，第二硬掩模112的不期望部分用于图案转移的厚度更小。从而，蚀刻工艺可用于去除第二硬掩模的不期望部分，而保留关键部分。视图1400还示出第二电介质帽层116的剩余部分1404，在根据图10的光致抗蚀剂1002的图案进行的第二掩模修整、蚀刻和清洗之后，已将其图案化。视图1400还显示出第二电介质帽层116的剩余部分1406，通过第二转移蚀刻，已使其从部分602转移到层116中。
此外，剩余部分1404包括(i)在第一图案化掩模的关键部分外部的区域，以及(ii)在第一图案化掩模的不期望部分内的区域。切割掩模修整、蚀刻和清洗还将第二硬掩模叠层112的另外部分曝光。具体而言，第二硬掩模叠层112的另外曝光部分对应于第一电介质帽层114的曝光部分。在一个实施例中，层114的曝光部分表示第一和第二图案转移的蚀刻深度。在另一实施例中，层114的曝光部分表示对第二电介质帽层的第一部分曝光，这允许对第二图案转移蚀刻工艺进行端点控制。第三实施例将先前两个实施例组合。
图15-17分别表示沿线15-15，16-16和17-17看到的图14结构的截面图。具体而言，视图1500表示出沿线15-15得到的图14结构的截面图。视图1600表示出沿线16-16得到的图14结构的截面图。视图1700表示出沿线17-17得到的图14结构的截面图，该图与图15和16相垂直。至此，在该工艺中，第一硬掩模110保持被下层第二硬掩模叠层112所保护，已按照所需图案对第二硬掩模叠层112进行图案化。第一和第二图案转移后，可将在图14-17中从第一和第二图案转移开始的蚀刻深度分成4个不同的类别：(1)部分1402，在第一和第二图案化步骤中被覆盖，表示图案的关键部分，(2)1404的曝光部分，在第一图案化步骤期间被曝光，但在第二图案化步骤中被覆盖，(3)部分1406，在第一图案化步骤期间被覆盖，但在第二图案化步骤期间被曝光，和(4)层114的曝光部分，在第一和第二图案化步骤期间被曝光。在附图中，将部分1406显示成与部分1404相比第二硬掩模叠层112具有更小的剩余厚度。这些部分的相对剩余厚度取决于通过第一和第二硬掩模蚀刻实现的蚀刻深度和第二硬掩模叠层112各层114、116和118的相对抗蚀性。从而，这些图表示出组合图像转移的一个示例。
在一个实施例中，第一硬掩模110包括有机消反射涂层(OARC)，例如，非晶态碳薄膜，诸如可从Applied Materials获得的APTTM。如果将光致抗蚀剂直接与OARC接触，则将出现不期望的光致抗蚀剂毒化。此外，将OARC暴露于除灰和/或湿法净化工艺会损害OARC。因此，本发明的实施例保持OARC层受到保护，直至所需氧化物图案处在与所需图案化特征相对应的所需区域中，而不在与不期望区域相对应的其他区域中。这样的所需图案化特征可包括例如栅电极以及半导体器件的互连特征。
图18表示，根据本发明的一个实施例，按照覆盖电介质蚀刻(blanket dielectric etch)的形式，在剩余第二硬掩模的非图案化(即，无光致抗蚀剂)蚀刻(对应于“栅极”蚀刻的第一部分)之后图14的叠层的自顶向下视图1800。视图1800表示第一电介质帽层114的剩余部分1802，在根据如图14-17中所示部分1402的图案进行的覆盖电介质蚀刻之后，已将该部分图案化。剩余部分1802包括仅与第一图案化掩模的关键部分相对应的区域。视图1800还表示出第一硬掩模110的剩余部分，其具有不同的厚度，由附图标记1804、1806、1808和1810表示，并在根据如图14-17所示的部分1402、1404和1406的图案进行的覆盖电介质蚀刻之后，使其图案化。剩余部分1804包括第一硬掩模110的最初厚度，其根据部分1402的图案图案化。剩余部分1806包括第一硬掩模110的第一缩减厚度，其根据1404的图案图案化。剩余部分1808包括第一硬掩模110的第二缩减厚度，其根据部分1402、1404和1406外部的区域图案化。剩余部分1810包括第一硬掩模110的第一缩减厚度，其根据1406的图案图案化。
图19-21分别表示沿线19-19，20-20和21-21看到的图18结构的截面图。具体而言，视图1900表示出沿线19-19得到的图18结构的截面图。视图2000表示出沿线20-20得到的图18结构的截面图。视图2100表示出沿线21-21得到的图18结构的截面图，该图与图2000和2100相垂直。在这些截面图中清楚地显示出第一硬掩模110的四个剩余厚度。在一个实施例中，由于在第一或第二图案转移蚀刻中未受到保护，第一硬掩模110的剩余部分1808表示110和前蚀刻前部(leading etch front)的最薄部分。部分1808足够厚，能够防止覆盖电介质蚀刻到达和蚀刻下层目标层106。在另一实施例中，第一硬掩模110对覆盖电介质蚀刻具有比第二硬掩模叠层112的部分更强的抗蚀性。这允许在蚀刻图案化/曝光的四个组合间产生的蚀刻深度差异在第一硬掩模110中得以减小。
图22表示，根据本发明的一个实施例，在第一硬掩模蚀刻(对应于“栅极”蚀刻的第二部分)之后图18的叠层的自顶向下视图。在一个实施例中，剩余部分1802和目标层106比第一硬掩模110的曝光部分具有更强的抗蚀性。这允许仅包括结构的关键部分的部分1802在基本不会蚀刻目标层106的条件下，将其图案转移到第一硬掩模110。虽然上述说明表示完全各向异性第一硬掩模蚀刻，然而另一实施例允许各向同性蚀刻成分以修整在第二硬掩模的部分1802之下第一硬掩模110的部分。另一实施例将第一硬掩模110的所有部分去除，但不包括第一硬掩模部分1804，以便将目标叠层106的部分曝光。具体而言，视图2200表示第一电介质帽层114的剩余部分1802(以及第一硬掩模110的下层剩余部分1804)。如以上所述，第一电介质帽层114的剩余部分1802和第一硬掩模110的下层剩余部分1804包括与单独第一图案化掩模的关键部分相对应的区域。视图2200还表示出不被剩余部分1802和1804覆盖的目标层106的曝光部分。在一个实施例中，目标层包括有机ARC。
图23-25分别表示沿线23-23，24-24和25-25看到的图22结构的截面图。具体而言，视图2300表示出沿线23-23得到的图22结构的截面图。视图2400表示出沿线24-24得到的图22结构的截面图。视图2500表示出沿线25-25得到的图22结构的截面图，该图与图2300和2400相垂直。
图26表示，根据本发明的一个实施例，在目标层蚀刻(对应于“栅极”蚀刻的剩余部分)以及随后用于去除第二硬掩模1802和第一硬掩模1804的剩余部分的清洗之后图22的叠层的自顶向下视图。具体而言，视图2600表示目标层106的剩余部分2602和栅极电介质层104的下层剩余部分2604。目标层106的剩余部分2602出现在与第一图案化掩模的关键部分相对应的区域中。视图2600还显示出不被剩余部分2602(以及下层剩余部分2604)覆盖的衬底102的曝光部分。作为根据本发明实施例的方法的结果，使衬底102的曝光部分在蚀刻工艺期间基本保持不受损害和完整无缺。
图27-29分别表示沿线27-27，28-28和29-29看到的图26结构的截面图。具体而言，视图2700表示出沿线27-27得到的图26结构的截面图。视图2800表示出沿线28-28得到的图26结构的截面图。视图2900表示出沿线29-29得到的图26结构的截面图，该图与图2700和2800相垂直。特别是，视图2800和2900表示目标层106的剩余部分2602和栅极电介质层104的剩余部分2604。剩余部分2602和2604处在与第一图案化掩模的关键部分相对应的区域中。
因此，本发明的实施例通过在利用最后硬掩模(此处描述为第一硬掩模)进行最后晶片图案化之前使用到中间硬掩模(此处描述为第二硬掩模)的局部图像转移，使两个独立和分离的掩模曝光。选择中间和最后硬掩模，以防止在最终蚀刻工艺之前出现到下层晶片或衬底的图像转移。
此外，本发明使用电介质覆盖材料的组合，以接受自每个光刻掩模的中间图像转移。然后，将组合的中间图像转移到还起到下层栅极叠层的图案化硬掩模作用的有机消反射涂层(OARC)。尽管此处所给出的实施例关注于栅电极叠层，但也可将其应用于其他模块叠层或硬掩模的其他组合。
此外，本发明的实施例还允许在cPSM方案中使用两个掩模(即，PSM掩模和切割掩模)以及使其具有独立可调的曝光条件而彼此互不影响(闪烁效应，等)。此外，实施例允许对“锚定”特征进行光致抗蚀剂掩模(PR)修整(在切割掩模之前)，防止小特征(例如，栅电极特征)的图案被破坏。实施例还可缩减有源区域(active region)和场区域(field region)。此外，实施例允许在每个互补式掩模中包括辅助特征(例如，散射条)，否则会由于图像的耦合使其变得不可行。
本发明的其他实施例包括，但不限于，(1)将本技术扩展到多于两个掩模，(2)对于不同类型的特征(隔离特征掩模和密集特征掩模的互补集，或水平特征掩模和垂直特征掩模的互补集)分别曝光，(3)扩展到其他掩模层，诸如触点、通孔和紧密间距金属，以及(4)允许通过在栅极或其他层使用两个互补掩模，得到次常(subnominal)间距线。
在上面的描述中，参照多个实施例对所披露的内容进行了描述。不过，本领域普通技术人员可知，在不偏离以下权利要求中给出的本发明实施例范围的条件下可作出多种变型和改变。例如，利用本发明实施例，能够使当前和未来一代微处理器和/或高级存储装置受益。此外，可使用本发明的实施例将特征尺寸推动到超出单个掩模能力。因而，将说明书和附图视作说明性而非限制意义的，并且所有这些变型都包含在本发明实施例的范围之内。
已经关于具体实施例描述了益处、其他优点以及对问题的解决方案。不过，不应当将益处、优点、问题的解决方案，以及可使任何益处、优点或解决方案被想到或更加明显的任何要素，理解为任何或所有权利要求的关键、所需或必要特征或要素。正如此处所使用的，术语“包括”或其任何其他变型，意在非排他性地包含，从而包含要素列表的过程、方法、物品或装置不仅包括这些要素，而且可包括这些过程、方法、物品或装置中未明确列出或固有的其他要素。

Claims (17)

1.一种制造半导体器件的方法，该方法包括：
提供具有第一层的晶片；
在第一层上形成非图案化的第一硬掩模；
在非图案化的第一硬掩模上形成第二硬掩模叠层；
根据第一图案对第二硬掩模叠层图案化，其中，图案化包括将第二硬掩模叠层第一部分蚀刻到第一厚度；
根据第二图案对第二硬掩模叠层第二次图案化，其中，第二次图案化包括将第二硬掩模叠层第二部分蚀刻到第二厚度；
第二次图案化后，覆盖蚀刻第二硬掩模叠层以形成第二硬掩模叠层的第一多个图案结构，其中所述覆盖蚀刻也部分蚀刻到通过覆盖蚀刻暴露的第一硬掩模的各部分中；
以第一多个图案结构蚀刻第一硬掩模，以形成第一硬掩模的第二多个图案结构，其中通过第一硬掩模的所述蚀刻而暴露的第一层的各部分没有被蚀刻；以及
以第二多个图案结构蚀刻第一层，以形成第一层的第三多个图案结构，其中通过第一层的所述蚀刻而暴露的晶片的各部分在第一层的蚀刻期间保持不受损伤，
其中第一硬掩模包括第一材料，第二硬掩模叠层包括第二材料，能够从第二材料对第一材料进行选择性蚀刻，能够从第一材料对第二材料进行选择性蚀刻，并且
其中能够从第一层的材料对第一材料进行选择性蚀刻，从而允许在第一层中形成第三多个图案结构之前，减小在第一硬掩模的第二多个图案结构中的蚀刻深度差异。
2.根据权利要求1的方法，其中，第一层包括硅、金属、金属氧化物和电介质的组中的至少之一。
3.根据权利要求1的方法，其中，第三多个图案结构包括晶体管的栅极结构。
4.根据权利要求1的方法，其中，第一硬掩模包括非晶态碳有机消反射涂层(OARC)、自旋底部ARC和低K值电介质的组中的至少之一。
5.根据权利要求1的方法，其中，以第二多个图案结构蚀刻第一层以形成第三多个图案结构还包括蚀刻第一多个图案结构的各部分。
6.根据权利要求1的方法，其中，第二硬掩模叠层包括氧化物。
7.根据权利要求1的方法，其中，第二硬掩模叠层包括：第一层部分，包括氧化物；在第一层部分上的第二层部分，包括氮化物；和在第二层部分上的第三层部分，包括氧化物。
8.根据权利要求1的方法，其中：
第一图案包括沿第一方向延伸的第一线；
第二图案包括与第一线相交的线间隔；以及
第一多个图案结构的结构包括具有由线间隔所定义的间隔、由第一线所定义的结构。
9.根据权利要求1的方法，其中，第一厚度和第二厚度均小于第二硬掩模叠层的初始厚度。
10.根据权利要求1的方法，其中，第一层包括在栅极电介质上的栅电极叠层。
11.根据权利要求1的方法，其中：
第二硬掩模叠层包括第一层部分、在第一层部分上的第二层部分、和在第二层部分上的第三层部分；以及
第一部分蚀刻还包括蚀刻第三层部分的各部分。
12.根据权利要求11的方法，其中：
第二部分蚀刻包括对通过蚀刻第三层部分的各部分而暴露的第二层部分的各部分进行蚀刻；以及
其中第二部分蚀刻还包括在根据第一图案对第二硬掩模叠层图案化期间未被蚀刻的第三层的选定位置处蚀刻第三层的各部分。
13.根据权利要求11的方法，其中第一多个图案结构在第一层部分中形成。
14.根据权利要求11的方法，其中第三层部分与第二层部分相比具有不同的材料。
15.一种制造半导体器件的方法，该方法包括：
提供具有第一层的晶片；
在第一层上形成非图案化的第一硬掩模；
在非图案化的第一硬掩模上形成第二硬掩模叠层；
根据第一图案对第二硬掩模叠层图案化，其中，图案化包括将第二硬掩模叠层第一部分蚀刻到第一厚度；
根据第二图案对第二硬掩模叠层第二次图案化，其中，第二次图案化包括将第二硬掩模叠层第二部分蚀刻到第二厚度；
第二次图案化后，覆盖蚀刻第二硬掩模叠层以形成第二硬掩模叠层的第一多个图案结构，其中所述覆盖蚀刻也部分蚀刻到通过覆盖蚀刻暴露的第一硬掩模的各部分中；
以第一多个图案结构蚀刻第一硬掩模，以形成第一硬掩模的第二多个图案结构，其中通过第一硬掩模的所述蚀刻而暴露的第一层的各部分没有被蚀刻；以及
以第二多个图案结构蚀刻第一层，以形成第一层的第三多个图案结构，其中通过第一层的所述蚀刻而暴露的晶片的各部分在第一层的蚀刻期间保持不受损伤，
其中根据第一图案图案化第二硬掩模叠层包括在第二硬掩模叠层上形成第四多个图案结构，以及用第四多个图案结构蚀刻第二硬掩模叠层。
16.根据权利要求15的方法，还包括：
在第二次图案化之前清除第四多个图案结构。
17.一种制造半导体器件的方法，该方法包括：
提供具有第一层的晶片；
在第一层上形成非图案化的第一硬掩模；
在非图案化的第一硬掩模上形成第二硬掩模叠层；
根据第一图案对第二硬掩模叠层图案化，其中，图案化包括将第二硬掩模叠层第一部分蚀刻到第一厚度；
根据第二图案对第二硬掩模叠层第二次图案化，其中，第二次图案化包括将第二硬掩模叠层第二部分蚀刻到第二厚度；
第二次图案化后，覆盖蚀刻第二硬掩模叠层以形成第二硬掩模叠层的第一多个图案结构，其中所述覆盖蚀刻也部分蚀刻到通过覆盖蚀刻暴露的第一硬掩模的各部分中；
以第一多个图案结构蚀刻第一硬掩模，以形成第一硬掩模的第二多个图案结构，其中通过第一硬掩模的所述蚀刻而暴露的第一层的各部分没有被蚀刻；以及
以第二多个图案结构蚀刻第一层，以形成第一层的第三多个图案结构，其中通过第一层的所述蚀刻而暴露的晶片的各部分在第一层的蚀刻期间保持不受损伤，
其中根据第二图案第二次图案化第二硬掩模叠层包括在第二硬掩模叠层上形成第四多个图案结构，以及用第四多个图案结构蚀刻第二硬掩模叠层。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
JP2007149768A (ja) * 2005-11-24 2007-06-14 Nec Electronics Corp 半導体装置の製造方法
US7807582B2 (en) 2006-03-06 2010-10-05 Micron Technology, Inc. Method of forming contacts for a memory device
WO2007116362A1 (en) * 2006-04-07 2007-10-18 Nxp B.V. Method of manufacturing a semiconductor device
DE102006054545A1 (de) * 2006-11-20 2008-05-21 Qimonda Ag Verfahren zur Strukturierung einer Hartmaskenschicht
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US20100099255A1 (en) * 2008-10-20 2010-04-22 Conley Willard E Method of forming a contact through an insulating layer
US10332745B2 (en) 2017-05-17 2019-06-25 Globalfoundries Inc. Dummy assist features for pattern support
US10916427B2 (en) 2018-07-11 2021-02-09 United Microelectronics Corp. Forming contact holes using litho-etch-litho-etch approach

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248635B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a bit-line in a monos device using a dual layer hard mask
US6429067B1 (en) * 2001-01-17 2002-08-06 International Business Machines Corporation Dual mask process for semiconductor devices
US6605541B1 (en) * 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6764903B1 (en) * 2003-04-30 2004-07-20 Taiwan Semiconductor Manufacturing Co., Ltd Dual hard mask layer patterning method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150826A (ja) * 1985-12-25 1987-07-04 Toshiba Corp 半導体装置の製造方法
US5308741A (en) * 1992-07-31 1994-05-03 Motorola, Inc. Lithographic method using double exposure techniques, mask position shifting and light phase shifting
US5415835A (en) * 1992-09-16 1995-05-16 University Of New Mexico Method for fine-line interferometric lithography
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
US6233044B1 (en) * 1997-01-21 2001-05-15 Steven R. J. Brueck Methods and apparatus for integrating optical and interferometric lithography to produce complex patterns
US5959325A (en) * 1997-08-21 1999-09-28 International Business Machines Corporation Method for forming cornered images on a substrate and photomask formed thereby
JP2000112114A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP3257593B2 (ja) * 1999-02-05 2002-02-18 日本電気株式会社 半導体装置の製造方法
AU2001290937A1 (en) 2000-09-13 2002-04-02 Massachusetts Institute Of Technology Method of design and fabrication of integrated circuits using regular arrays and gratings
JP4014891B2 (ja) * 2001-03-29 2007-11-28 株式会社東芝 半導体装置の製造方法
US6780708B1 (en) * 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
JP2004363390A (ja) * 2003-06-05 2004-12-24 Toshiba Corp フォトマスクの補正方法、及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605541B1 (en) * 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6248635B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a bit-line in a monos device using a dual layer hard mask
US6429067B1 (en) * 2001-01-17 2002-08-06 International Business Machines Corporation Dual mask process for semiconductor devices
US6764903B1 (en) * 2003-04-30 2004-07-20 Taiwan Semiconductor Manufacturing Co., Ltd Dual hard mask layer patterning method

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