TWI443758B - 形成閘極導體結構的方法 - Google Patents

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Description

形成閘極導體結構的方法
本發明係有關於半導體製程技術領域，特別是有關於一種形成閘極導體結構的方法，而能具有較佳的線邊粗糙度(line edge roughness，LER)以及較低的阻擋預算(resist budget)。
如該行業者所知，微影製程技術決定了積體電路元件所能達到的最小尺寸。簡單來說，微影製程係有關於圖案影像移轉的過程，通常利用對紫外線光敏之光阻做為媒介。紫外光通過光罩然後照射至光阻，如此形成積體電路中的元件圖案。目前，微影製程技術的瓶頸仍在於微細圖案之轉印能力，例如，接觸洞、溝槽、多晶矽線路或閘極導體結構等。
過去由於受限於解析能力及精確度之不足，如投射式微影技術或極深紫外光微影技術等微影製程，往往不能持續穩定地製造出具有最小尺寸的微細元件圖案。其中，解析能力可能受到諸多因素影響，例如，光源波長、光的繞射現象、透鏡像差、光阻機械穩定度、污染物、光阻光學特性、光阻對比度、光阻膨脹現象、光阻熱流動性等等。因此，前述之接觸洞、溝槽或閘極導體結構能被做到多小即決定了積體電路之關鍵尺寸。
另一製程上的困難在於越來越細的閘極導體結構所導致在微影製程中產生的光阻侵蝕問題、圖案崩塌及不易控制的線邊粗糙度問題。過去，為了在基材上蝕刻出極細的閘極導體結構，必須用很厚的光阻(高阻擋預算)，同時要搭配單一硬遮罩。然而，過去的作法卻容易導致硬遮罩上端緣的嚴重圓角現象，如此將影響到閘極導體結構的完整性並且造成更糟的線邊粗糙度問題。
本發明之目的在於提供出一種改良的形成微細半導體結構的方法，例如，形成閘極導體結構的方法，其具有較佳的線邊粗糙度控制能力以及較低的阻擋預算，而能解決先前技藝之不足與缺點。
根據本發明之較佳實施例，本發明提供一種形成閘極導體結構的方法，包含有：提供一基材，其上設有一閘極層，該閘極層包含有一第一層及一位於該第一層上之第二層；於該閘極層上形成一複層硬遮罩，其中該複層硬遮罩包含有一第一硬遮罩層、一位於該第一硬遮罩層上之第二硬遮罩層，以及一位於該第二硬遮罩層上之第三硬遮罩層；於該複層硬遮罩上形成一光阻圖案；進行一第一蝕刻製程，以該光阻圖案做為一第一蝕刻抵擋層，蝕刻該第三硬遮罩層，俾形成一圖案化第三硬遮罩層；進行一第二蝕刻製程，以該圖案化第三硬遮罩層做為一第二蝕刻抵擋層，蝕刻該第二硬遮罩層及該第一硬遮罩層，俾形成一圖案化第一硬遮罩層；以及進行一第三蝕刻製程，以該圖案化第一硬遮罩層做為一第三蝕刻抵擋層，蝕刻該閘極層的該第二層，俾形成一圖案化第二層。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準，且為了不致使本發明之精神晦澀難懂，部分習知結構與製程步驟的細節將不在此揭露。
同樣地，圖式所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
第1圖至第6圖為依據本發明較佳實施例所繪示，以三層硬遮罩結構為例，於半導體基材上製作閘極導體結構的方法示意圖。首先，如第1圖所示，提供一半導體基材10，其中，半導體基材10可以是含有半導體材料之任何構造，例如，半導體晶圓或化合物半導體等等，但不限於此。
接著，在半導體基材10的主表面上形成一閘極層20。根據本發明之一較佳實施例，閘極層20可包含單層、雙層或多層結構，其組成可以是，例如，多晶矽、鎢、氮化鎢、鈦、氮化鈦或以上組合。然而，熟習該項技藝者應能理解其它金屬或合金亦可以使用。舉例來說，在本實施例中，閘極層20可包含多晶矽層12以及設於多晶矽層12之上由鎢/氮化鎢構成的雙層結構14。
繼之，在閘極層20之上形成一複層硬遮罩30，例如，三層式硬遮罩。在本實施例中，複層硬遮罩30可包含有一第一硬遮罩層16，例如，單層氮化矽或由氮氧化矽/氮化矽之雙層結構、一第二硬遮罩層18，例如，多晶矽、以及一第三硬遮罩層19，例如，矽氧層或矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物。第二硬遮罩層18設於第一硬遮罩層16之上，而第三硬遮罩層19設於第二硬遮罩層18之上。舉例來說，第二硬遮罩層18若是多晶矽，其厚度可以是40 nm，而第三硬遮罩層19若是矽氧層，其厚度可以是40 nm。
在本實施例中，複層硬遮罩30的第一硬遮罩層16與第二硬遮罩層18之間的蝕刻選擇比為4:1，或者第一硬遮罩層16與第三硬遮罩層19之間的蝕刻選擇比為4:1。其中，「蝕刻選擇比」一詞定義為被蝕刻之當層與鄰近他層之蝕刻率比。在本實施例中，複層硬遮罩30的第二硬遮罩層18與第三硬遮罩層19之間的蝕刻選擇比介於6:1到10:1。在其它實施例中，多晶矽所構成的第二硬遮罩層18與矽氧層所構成的第三硬遮罩層19位置可互換，以形成氮氧化矽/氮化矽-TEOS氧化物-多晶矽複層硬遮罩堆疊結構。
如第2圖所示，接著於複層硬遮罩30上形成一抗反射層32。然後，在抗反射層32上形成一光阻圖案42。其中，光阻圖案42包含複數個開孔42a，顯露出部分的抗反射層32。前述光阻圖案42可以採用已知的微影製程技術而形成，其步驟通常包括，光阻塗佈、預烘烤、曝光、後烘烤、軟烤、顯影等等。在本實施例中，光阻圖案42定義了最小尺寸之閘極結構。當然，熟習該項技藝者應能理解光阻圖案42之尺寸也可能利用雙重曝光或線距倍增(pitch doubling)等方式而超出微影機台的解析能力。此外，也可以繼續進行一修整步驟，將光阻圖案42進一步縮小。
如第3圖所示，接著進行一第一乾蝕刻製程，經由開孔42a蝕刻抗反射層32及第三硬遮罩層19，如此將閘極導體結構圖案從光阻圖案42移轉至第三硬遮罩層19。在進行第一乾蝕刻製程之後，接著用已知方法將光阻圖案42去除或剝除，如此形成一圖案化第三硬遮罩層19a，其定義了閘極導體結構圖案。根據本發明之較佳實施例，前述之第一乾蝕刻製程停止在第二硬遮罩層18表面上，但可能輕微蝕刻進入到第二硬遮罩層18中，因而形成一下凹結構119。
如第4圖所示，再利用圖案化第三硬遮罩層19a作為蝕刻抵擋層，進行第二乾蝕刻製程，選擇性的蝕刻未被圖案化第三硬遮罩層19a覆蓋住的第二硬遮罩層18以及第一硬遮罩層16。此時，閘極導體圖案已被移轉至第一硬遮罩層16，如此形成一圖案化第一硬遮罩層16a。另外，值得注意的是，蝕刻第一硬遮罩層16的過程中，可能將圖案化第三硬遮罩層19a完全消耗掉。
接下來，進行一第三乾蝕刻製程，蝕刻閘極層20中被顯露出的鎢/氮化鎢雙層結構14，俾形成凹陷區130及圖案化層14a。其中，圖案化層14a及圖案化第一硬遮罩層16a構成一膜堆疊結構60。在一實施例中，前述之第二及第三乾蝕刻製程可以在同一反應腔中進行。在蝕刻鎢/氮化鎢雙層結構14時，第二硬遮罩層18可以被完全消耗掉，但完整的保留第一硬遮罩層16。本發明三層或複層硬遮罩30可以保護第一硬遮罩層16，使其免於受到圓角化侵蝕，故能夠保持後續形成的閘極導體輪廓的完整。
接著，如第5圖所示，提供一側壁子52，使其包覆住膜堆疊結構60。形成側壁子52之後，進行一自動對準的第四乾蝕刻製程，蝕刻閘極層20的多晶矽層12，如此在膜堆疊結構60下方形成圖案化多晶矽層12a，如第6圖所示，此時，閘極導體結構160業已完成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．半導體基材
12．．．多晶矽層
14．．．雙層結構
14a．．．圖案化層
16．．．第一硬遮罩層
16a．．．圖案化第一硬遮罩層
18．．．第二硬遮罩層
19．．．第三硬遮罩層
19a．．．圖案化第三硬遮罩層
20．．．閘極層
30．．．複層硬遮罩
32．．．抗反射層
42．．．光阻圖案
42a．．．開孔
52．．．側壁子
60．．．膜堆疊結構
119．．．下凹結構
130．．．凹陷區
160．．．閘極導體結構
第1圖至第6圖為依據本發明較佳實施例所繪示，以三層硬遮罩結構為例，於半導體基材上製作閘極導體結構的方法示意圖。
10．．．半導體基材
12．．．多晶矽層
14．．．雙層結構
16．．．第一硬遮罩層
18．．．第二硬遮罩層
19a．．．圖案化第三硬遮罩層
20．．．閘極層
30．．．複層硬遮罩
119．．．下凹結構

Claims (12)

  1. 一種形成閘極導體結構的方法，包含有：提供一基材，其上設有一閘極層，該閘極層包含有一第一層及一位於該第一層上之第二層；於該閘極層上形成一複層硬遮罩，其中該複層硬遮罩包含有一第一硬遮罩層、一位於該第一硬遮罩層上之第二硬遮罩層，以及一位於該第二硬遮罩層上之第三硬遮罩層；於該複層硬遮罩上形成一光阻圖案；進行一第一蝕刻製程，以該光阻圖案做為一第一蝕刻抵擋層，蝕刻該第三硬遮罩層，俾形成一圖案化第三硬遮罩層；進行一第二蝕刻製程，以該圖案化第三硬遮罩層做為一第二蝕刻抵擋層，蝕刻該第二硬遮罩層及該第一硬遮罩層，俾形成一圖案化第一硬遮罩層，其中該圖案化第三硬遮罩層在該第二蝕刻製程期間被完全消耗；以及進行一第三蝕刻製程，以該圖案化第一硬遮罩層做為一第三蝕刻抵擋層，蝕刻該閘極層的該第二層，俾形成一圖案化第二層。
  2. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中在進行該第三蝕刻製程之後，另包含有以下步驟：形成一側壁子，包覆該圖案化第一硬遮罩層及該圖案化第二層，其中該側壁子也蓋住該圖案化第一硬遮罩層的一上表面；以及進行一第四蝕刻製程，以該側壁子及該圖案化第一硬遮罩層做為一第四蝕刻抵擋層，蝕刻該閘極層的該第一層。
  3. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第一層包含有多晶矽。
  4. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第二層包含有鎢、氮化鎢、鈦、氮化鈦或以上組合。
  5. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第二硬遮罩層及該第三硬遮罩層係選自以下群組：多晶矽及氧化矽。
  6. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第二硬遮罩層包含有多晶矽。
  7. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第二硬遮罩層包含有氧化矽。
  8. 如申請專利範圍第7項所述之一種形成閘極導體結構的方法，其中該氧化矽為矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物。
  9. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該第一硬遮罩層包含有氮氧化矽或氮化矽。
  10. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其 中該複層硬遮罩的該第一硬遮罩層與該第二硬遮罩層之間的蝕刻選擇比為4：1，或者該第一硬遮罩層與該第三硬遮罩層之間的蝕刻選擇比為4：1。
  11. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中該複層硬遮罩的該第二硬遮罩層與該第三硬遮罩層之間的蝕刻選擇比介於6：1到10：1。
  12. 如申請專利範圍第1項所述之一種形成閘極導體結構的方法，其中在進行該第一蝕刻製程之後，移除該光阻圖案。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034748B2 (en) * 2013-09-04 2015-05-19 International Business Machines Corporation Process variability tolerant hard mask for replacement metal gate finFET devices
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
CN115320271B (zh) * 2022-08-04 2023-06-16 中国科学院上海微系统与信息技术研究所 一种半导体薄膜的转移印刷方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790733B1 (en) * 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
TWI334177B (en) * 2007-03-29 2010-12-01 Nanya Technology Corp Method for forming a semiconductor device
KR100858877B1 (ko) * 2007-08-13 2008-09-17 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100913003B1 (ko) 2007-10-18 2009-08-20 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20100078728A1 (en) 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
DE102008049727A1 (de) * 2008-09-30 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Kontaktelemente und Kontaktdurchführungen eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung hergestellt sind
US8304175B2 (en) * 2009-03-25 2012-11-06 Macronix International Co., Ltd. Patterning method

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