JP2005159264A - パターン形成方法及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 パターン形成方法において、被加工膜上に、第1のマスクと第2のマスクとからなる2層のマスクを形成し、この2層のマスクをマスクとして被加工膜をエッチングしてパターンを形成する。ここで、2層のマスクのうち、少なくとも、第2のマスクは、被加工膜に実際に形成する開口よりも大きな開口を有する。更に、第1のマスク及び第2のマスクは、両者を組み合わせることにより、被加工膜の開口を形成する位置においてのみ開口するようにする。
【選択図】 図2
Description
R=k1・λ/(NA) ・・・・(1)
なお、ここで、k1は、結像条件と、レジスト条件とに依存する定数であり、λ(nm)は、露光光の波長、NAは、投影レンズの開口数を表す。
従って、解像力を向上させるためには(例えば、特許文献1参照)、露光光源の波長λを短くするか、あるいは、レンズの開口数を大きくすればよい。
図1は、この発明の実施の形態1におけるフォトマスクを説明するための上面図であり、図2は、実施の形態1におけるフォトマスクを、2枚、所定の距離だけ移動させて重ね合せた状態を説明するための模式図である。
この実施の形態においては、フォトマスクはクロム遮光膜を用いたマスクである。
図3に示すように、基板10上には、低誘電率層間絶縁膜12が形成されている。低誘電率層間絶縁膜12は、実施の形態1において加工の対象となる被加工膜であり、その膜厚は、約130nmである。低誘電率層間絶縁膜12には、穴パターン14が形成されている。穴パターン14は、約65nm角で、低誘電率層間絶縁膜12を貫通する。なお、図3においては、1箇所の穴パターン14のみを表しているが、実際には、フォトマスクを所定距離移動させて重ね合せた場合の開口部6に対応するパターンが形成されている。
以下、図4〜図14を用いて、この発明の実施の形態1における穴パターン14の形成方法について具体的に説明する。
尚、ここで用いるエッチングガスは、シリコン酸化膜22と、シリコン窒化膜20とのエッチングを大きく取ることができるものである。従って、シリコン酸化膜22はエッチングされて、第2のハードマスク28が形成されるが、シリコン窒化膜20は、ほぼエッチングされない状態で残る。
図14は、この発明の実施の形態2における第1のフォトマスクを説明するための上面図であり、図15は、実施の形態2における第2のフォトマスクを説明するための上面図である。また、図16は、第1のフォトマスクと第2のフォトマスクとを重ね合せた状態を説明するための模式図である。
この実施の形態においては、第1のフォトマスク、第2のフォトマスクともに、クロム遮光膜を用いたマスクである。
これにより、図16に示すような開口部48に対応する穴パターンが、低誘電率層間絶縁膜12に形成される。
その他の部分は、実施の形態1と同様であるから説明を省略する。
図17は、この発明の実施の形態3におけるパターンの形成方法について説明するためのフロー図である。また、図18〜図22は、この発明の実施の形態3におけるパターン形成過程の状態を説明するための断面模式図である。
実施の形態3において、パターン形成に用いるフォトマスクは、実施の形態1において説明したのと同様のフォトマスクである。また形成するパターンも、実施の形態1において説明した穴パターン14と同様のものである。
従って、パターンの形成の際には、パターン加工に必要な精度や、生産性等を考慮して、ハードマスクを用いるか、あるいは、レジストマスクを用いるか、あるいは、第1のマスクをハードマスクとし第2のマスクをレジストマスクとして用いるかの、選択をおこなえばよい。
その他の部分は、実施の形態1と同様であるから説明を省略する。
図23は、この発明の実施の形態4における半導体装置について説明するための断面模式図である。また、図24は、この発明の実施の形態4における半導体装置の製造方法について説明するためのフロー図である。また、図25〜図36は、実施の形態4における半導体装置の各製造過程における状態を説明するための断面模式図である。
実施の形態4においては、上述した実施の形態1の穴パターン形成方法を用いて、シングルダマシン法による配線構造を有する半導体装置の製造を行う。以下、図23〜図36を用いて具体的に説明する。
まず、図25に示すように、基板66上に、ゲート、ソース/ドレイン等を形成して、トランジスタ68を形成する(ステップS402)。
尚、ここで用いるフォトマスクは、実施の形態1において説明したフォトマスクであり、このパターンにより、65nm技術ノードに対応して65nm径のコンタクトホールを形成できる。
なお、コンタクトホール74の形成のための露光やエッチング条件等は、特記した場合を除き、実施の形態1と同様である。
なお、ビアホール94の形成のための露光やエッチング条件等は、特記した場合を除き、実施の形態1と同様である。
また、この実施の形態4においては、シングルダマシン構造の配線層を有する半導体装置を形成する場合について説明した。しかし、この発明は、他の半導体装置や、あるいは液晶装置など、微細パターンを形成する必要がある場合に広く適用することができる。
その他の部分は、実施の形態1〜3と同様であるから説明を省略する。
実施の形態5における半導体装置は、上述の実施の形態1〜3において説明したパターン形成方法を、ゲート電極の形成に利用して形成したものである。これについて、以下、具体的に説明する。
図37は、この発明の実施の形態5におけるフォトマスクを説明するための模式図であり、図37(a)は、実施の形態5におけるフォトマスクの上面を表し、図37(b)は、フォトマスクを2枚、所定の方向にずらして重ね合せた状態を説明するための模式図である。実施の形態5においては、フォトマスクは、実施の形態1に説明したものと同様に、クロム遮光膜を用いたマスクである。
図38に示すように、基板510の、素子分離領域512により分離された領域には、拡散層であるソース/ドレイン514が形成されている。基板510のソース/ドレイン514に挟まれた領域上には、ゲート絶縁膜516が形成され、ゲート絶縁膜516上には、ゲート電極518が形成されている。ゲート電極518及びゲート絶縁膜516の側面には、サイドウォール520が形成されている。
以下、図を用いて、この発明の実施の形態5における半導体装置の製造方法について具体的に説明する。
まず、シリコン窒化膜524上に、第1のハードマスク用の膜としてシリコン酸化膜526を形成する(ステップS506)。ここで、シリコン酸化膜526は、プラズマCVD法により、膜厚約50nmに形成する。シリコン酸化膜526の上に、更に、第2のハードマスク用の膜として、シリコン窒化膜28を形成する(ステップS508)。シリコン窒化膜528は、プラズマCVD法により、膜厚約50nmに形成する。
尚、ここで用いるエッチングガスは、シリコン酸化膜526と、シリコン窒化膜528とのエッチング選択比を大きく取ることができるものである。即ち、ここでは、シリコン窒化膜528はエッチングされ、第2のハードマスク528が形成されるが、シリコン酸化膜526は、ほぼエッチングされない状態で残すことができる。
その他は、実施の形態1〜4と同様であるから説明を省略する。
図52は、この発明の実施の形態6における半導体装置を説明するための断面模式図である。
実施の形態6における半導体装置は、25nmのダマシンゲート構造のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を有するものである。
実施の形態6における半導体装置の製造方法は、実施の形態5において説明した半導体装置の製造方法に類似するものである。但し、実施の形態5においては、ゲート電極形成後、ダミー絶縁膜を除去することにより、トランジスタを形成したのに対して、実施の形態6においては、ダミーゲート電極形成後、絶縁膜を除去して、新たな絶縁膜を形成した後、ダミーゲート電極を除去して、ここに、ゲート絶縁膜を介してゲート電極を形成することにより、トランジスタのゲートが形成される。以下、具体的に説明する。
その他は、実施の形態1と同様であるから説明を省略する。
4、42、46 遮光部
6、48 開口
10 基板
12 低誘電率層間絶縁膜
14 穴パターン
20、120、220 シリコン窒化膜
22、122、222 シリコン酸化膜
24、124、224 有機反射防止膜
26、126、226 ポジレジスト
28、128、228 第1のハードマスク
30、132、232 有機反射防止膜
32、132、232 ポジレジスト
34、234、334 第2のハードマスク
52 有機反射防止膜
54 ポジレジスト
56 第1のレジストマスク
58 有機反射防止膜
60 ポジレジスト
62 第2のレジストマスク
66 基板
68 トランジスタ
70 シリコン酸化膜
72 コンタクトプラグ
74 コンタクトプラグ
76 バリアメタル
78 タングステン
80 低誘電率層間絶縁膜
82 金属配線
84 ホール
86 バリアメタル
88 銅
90 低誘電率層間絶縁膜
92 ビアプラグ
94 ビアホール
96 バリアメタル
98 銅
502 遮光部
504 開口部
506 開口
510 基板
512 素子分離領域
514 ソース/ドレイン
516 ゲート絶縁膜
518 ゲート電極
520 サイドウォール
524 シリコン窒化膜(ダミー層間絶縁膜)
526 シリコン酸化膜(第1のハードマスク膜)
528 シリコン窒化膜(第2のハードマスク膜)
530 有機反射防止膜
532 ポジレジスト
534 開口
536 有機反射防止膜
538 ポジレジスト
540 開口
610 基板
612 素子分離領域
614 ソース/ドレイン
616 シリコン酸化膜(層間絶縁膜)
618 開口
620 ゲート絶縁膜
624 ゲート電極
626 サイドウォール
Claims (13)
- 被加工膜上に、第1のマスクと第2のマスクとからなる2層のマスクを形成するマスク形成工程と、
前記2層のマスクをマスクとして前記被加工膜をエッチングするエッチング工程と、
を備え、
少なくとも、前記第2のマスクは、前記被加工膜に形成する開口よりも大きな開口を含み、かつ、
前記第1のマスク及び前記第2のマスクは、組み合わせることにより、前記被加工膜の開口を形成する位置においてのみ開口することを特徴とするパターン形成方法。 - 前記第1のマスク及び前記第2のマスクは、それぞれ、エッチング条件によりエッチング選択比が異なる膜からなるハードマスクであり、
前記マスク形成工程は、
前記第1のマスクを構成する第1のハードマスク膜を形成する第1のハードマスク膜形成工程と、
前記第1のハードマスク膜をパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
前記第1のマスク及び前記被加工膜上に、前記第2のマスクを構成する第2のハードマスク膜を形成する第2のハードマスク膜形成工程と、
前記第2のハードマスク膜をパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
を含むことを特徴とする請求項1に記載のパターン形成方法。 - 前記第1のマスク及び前記第2のマスクは、それぞれ、エッチング条件によりエッチング選択比が異なる膜からなるハードマスクであり、
前記マスク形成工程は、
前記第1のマスクを構成する第1のハードマスク膜を形成する第1のハードマスク膜形成工程と、
前記第2のマスクを構成する第2のハードマスク膜を形成する第2のハードマスク膜形成工程と、
前記第2のハードマスク膜をパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
前記第1のハードマスク膜をパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
を含むことを特徴とする請求項1に記載のパターン形成方法。 - 前記第1のハードマスク膜及び第2のハードマスク膜のうち、いずれか一方は、シリコン窒化膜であり、他方は、シリコン酸化膜であることを特徴とする請求項2又は3に記載のパターン形成方法。
- 前記マスク形成工程は、
前記第1のマスクを構成する第1のハードマスク膜を形成する第1のハードマスク膜形成工程と、
前記第1のハードマスク膜をパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
前記第1のマスク及び前記被加工膜上に、前記第2のマスクを構成するレジストを塗布するレジスト塗布工程と、
前記レジストをパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
を含むことを特徴とする請求項1に記載のパターン形成方法。 - 前記マスク形成工程は、
前記第1のマスクを構成する第1のハードマスク膜を形成する第1のハードマスク膜形成工程と、
前記第1のハードマスク膜上に前記第2のマスクを構成する第1のレジストを塗布するレジスト塗布工程と、
前記第1のレジストをパターニングして、第1のレジストパターンからなる前記第2のマスクを形成する第2のマスク形成工程と、
前記第2のマスク上に、反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜上に、第2のレジストを塗布して第2のレジストパターンを形成する第2のレジストパターン形成工程と、
前記第1のレジストパターン及び第2のレジストパターンをマスクとして、前記反射防止膜及び前記第1のハードマスク膜をパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
を含み、
前記第1のレジストは、前記第2のレジストに比して、前記第2のレジストパターンを形成する際の露光光に対する光感度が小さいことを特徴とする請求項1に記載のパターン形成方法。 - 前記マスク形成工程は、
前記第1のマスクを構成する第1のハードマスク膜を形成する第1のハードマスク膜形成工程と、
前記第1のハードマスク膜上に前記第2のマスクを構成するレジストを塗布するレジスト塗布工程と、
前記レジストをパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
前記第2のマスク上に、反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜上に、前記第1のハードマスク膜をパターニングするためのレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして、前記反射防止膜及び前記第1のハードマスク膜をパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
を含み、
前記反射防止膜は、前記レジストパターン形成工程における露光光を十分に吸収できる膜厚に形成することを特徴とする請求項1に記載のパターン形成方法。 - 前記マスク形成工程は、
前記第1のマスクを構成する第1のレジストを塗布する第1のレジスト塗布工程と、
前記第1のレジストをパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
前記第1のマスク上に、反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜上に、前記第2のマスクを構成する第2のレジストを塗布する第2のレジスト塗布工程と、
前記第2のレジストをパターニングして、第2のマスクを形成する第2のマスク形成工程と、
を含み、
前記第1のレジストは、第2のレジストに比して、前記第2のレジストをパターニングする際の露光光に対する光感度が小さいことを特徴とする請求項1に記載のパターン形成方法。 - 前記マスク形成工程は、
前記第1のマスクを構成する第1のレジストを塗布する第1のレジスト塗布工程と、
前記第1のレジストをパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
前記第1のマスク上に、反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜上に、前記第2のマスクを構成する第2のレジストを塗布する第2のレジスト塗布工程と、
前記第2のレジストをパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
を含み、
前記反射防止膜は、前記第2のレジストをパターニングする際の露光光を十分に吸収できる膜厚に形成することを特徴とする請求項1に記載のパターン形成方法。 - 前記マスク形成工程は、
前記第1のマスクを構成する第1のレジストを塗布する第1のレジスト塗布工程と、
前記第1のレジストの上に反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜の上に、前記第2のマスクを構成する第2のレジストを塗布する第2のレジスト塗布工程と、
前記第2のレジストをパターニングして、前記第2のマスクを形成する第2のマスク形成工程と、
前記第2のマスクをマスクとして、前記反射防止膜をエッチングするエッチング工程と、
前記第1のレジストをパターニングして、前記第1のマスクを形成する第1のマスク形成工程と、
を含み、
前記第2のレジストは、第1のレジストに比して、前記第1のレジストをパターニングする際の露光光に対する光感度が小さいことを特徴とする請求項1に記載のパターン形成方法。 - 前記第2のマスクは、前記被加工基板に形成するパターンに対応するパターンを、所定の方向に拡張したパターンを有するフォトマスクを用いて形成し、
前記第1のマスクは、前記フォトマスクを、前記所定の方向側とは逆側に、前記拡張分だけ移動させた状態で用いることにより形成することを特徴とする請求項1から10のいずれかに記載のパターン形成方法。 - 基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ダミー絶縁膜を形成するダミー絶縁膜形成工程と、
前記ダミー絶縁膜上に、請求項1から11のいずれかに記載のパターン形成方法により、開口を形成する開口形成工程と、
前記開口形成工程において前記ダミー絶縁膜に形成された前記開口に、ゲート材料を埋め込む埋め込み工程と、
前記ダミー絶縁膜を除去するダミー絶縁膜除去工程と、
を備えることを特徴とする半導体装置の製造方法。 - 基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、
前記ダミーゲート絶縁膜上に、ダミー絶縁膜を形成するダミー絶縁膜形成工程と、
前記ダミー絶縁膜上に、請求項1から11のいずれかに記載のパターン形成方法により、開口を形成する開口形成工程と、
前記開口形成工程により前記ダミー絶縁膜に形成された開口に、ダミーゲート材料を埋め込んでダミーゲートを形成するダミーゲート形成工程と、
前記ダミー絶縁膜を除去するダミー絶縁膜除去工程と、
前記ダミーゲートを埋め込んで、絶縁膜を形成する絶縁膜形成工程と、
前記ダミーゲートを除去するダミーゲート除去工程と、
前記ダミーゲート絶縁膜を除去するダミーゲート絶縁膜除去工程と、
前記基板及び前記絶縁膜の表面に露出する部分に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を介して、開口内に、ゲート電極の材料を埋め込んで、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007123341A (ja) * | 2005-10-25 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2007256511A (ja) * | 2006-03-22 | 2007-10-04 | Oki Electric Ind Co Ltd | レジストパターン形成用のフォトマスク及びその製造方法、並びにこのフォトマスクを用いたレジストパターンの形成方法 |
JP2008089710A (ja) * | 2006-09-29 | 2008-04-17 | Tokyo Ohka Kogyo Co Ltd | パターン形成方法 |
JP2008089711A (ja) * | 2006-09-29 | 2008-04-17 | Tokyo Ohka Kogyo Co Ltd | パターン形成方法 |
JP2009010375A (ja) * | 2007-06-27 | 2009-01-15 | Internatl Business Mach Corp <Ibm> | 自己集合ナノ構造をパターン化する方法及び多孔性誘電体層を形成する方法(自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法) |
JP2009164151A (ja) * | 2007-12-28 | 2009-07-23 | Tokyo Electron Ltd | レジストパターンの形成方法と残存膜除去処理システムおよび記録媒体 |
JP2011222688A (ja) * | 2010-04-08 | 2011-11-04 | Casio Comput Co Ltd | 薄膜のパターニング方法及び表示パネルの製造方法 |
KR101504543B1 (ko) * | 2013-03-29 | 2015-03-20 | 삼한박막진공 주식회사 | 복층 구조의 패턴 형성용 마스크 및 이의 제조 방법 |
CN110648903A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 用于制造半导体器件的方法 |
JPWO2019098208A1 (ja) * | 2017-11-17 | 2020-04-02 | 三井化学株式会社 | 半導体素子中間体、金属含有膜形成用組成物、半導体素子中間体の製造方法、半導体素子の製造方法 |
-
2004
- 2004-03-17 JP JP2004076331A patent/JP2005159264A/ja active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4668764B2 (ja) * | 2005-10-25 | 2011-04-13 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
JP2007123341A (ja) * | 2005-10-25 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2007256511A (ja) * | 2006-03-22 | 2007-10-04 | Oki Electric Ind Co Ltd | レジストパターン形成用のフォトマスク及びその製造方法、並びにこのフォトマスクを用いたレジストパターンの形成方法 |
JP2008089711A (ja) * | 2006-09-29 | 2008-04-17 | Tokyo Ohka Kogyo Co Ltd | パターン形成方法 |
US8178284B2 (en) | 2006-09-29 | 2012-05-15 | Tokyo Ohka Kogyo Co., Ltd. | Method of forming pattern |
JP2008089710A (ja) * | 2006-09-29 | 2008-04-17 | Tokyo Ohka Kogyo Co Ltd | パターン形成方法 |
JP2009010375A (ja) * | 2007-06-27 | 2009-01-15 | Internatl Business Mach Corp <Ibm> | 自己集合ナノ構造をパターン化する方法及び多孔性誘電体層を形成する方法(自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法) |
JP2009164151A (ja) * | 2007-12-28 | 2009-07-23 | Tokyo Electron Ltd | レジストパターンの形成方法と残存膜除去処理システムおよび記録媒体 |
JP2011222688A (ja) * | 2010-04-08 | 2011-11-04 | Casio Comput Co Ltd | 薄膜のパターニング方法及び表示パネルの製造方法 |
KR101504543B1 (ko) * | 2013-03-29 | 2015-03-20 | 삼한박막진공 주식회사 | 복층 구조의 패턴 형성용 마스크 및 이의 제조 방법 |
JP7070935B2 (ja) | 2017-11-17 | 2022-05-18 | 三井化学株式会社 | 半導体素子中間体、金属含有膜形成用組成物、半導体素子中間体の製造方法、半導体素子の製造方法 |
US11487205B2 (en) | 2017-11-17 | 2022-11-01 | Mitsui Chemicals, Inc. | Semiconductor element intermediate, composition for forming metal-containing film, method of producing semiconductor element intermediate, and method of producing semiconductor element |
JPWO2019098208A1 (ja) * | 2017-11-17 | 2020-04-02 | 三井化学株式会社 | 半導体素子中間体、金属含有膜形成用組成物、半導体素子中間体の製造方法、半導体素子の製造方法 |
CN110648903A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 用于制造半导体器件的方法 |
KR102282767B1 (ko) * | 2018-06-27 | 2021-07-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 |
TWI742390B (zh) * | 2018-06-27 | 2021-10-11 | 台灣積體電路製造股份有限公司 | 半導體裝置之圖案形成方法與製造半導體裝置的方法 |
US11004729B2 (en) | 2018-06-27 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices |
CN110648903B (zh) * | 2018-06-27 | 2022-06-10 | 台湾积体电路制造股份有限公司 | 用于制造半导体器件的方法 |
KR20200001537A (ko) * | 2018-06-27 | 2020-01-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 |
DE102019109988B4 (de) | 2018-06-27 | 2024-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zur herstellung von halbleitervorrichtungen |
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