KR101931799B1 - 반도체 소자의 버니어 및 이의 형성 방법 - Google Patents

Abstract

일 실시예에 따르는 반도체 소자용 마스크를 제공한다. 상기 반도체 소자용 마스크는 제1 방향으로 배치되는 제1 서브 마스크 패턴 및 상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 마스크 패턴을 포함하는 정렬 키 마스크 패턴을 구비한다. 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함한다.

Description

반도체 소자의 버니어 및 이의 형성 방법{Vernier of semiconducor device and method of fabricating the same}

본 출원은 대체로 반도체 소자의 버니어 및 이의 형성 방법에 관한 것이다.

반도체 집적회로의 제조과정 동안에, 마스킹, 레지스트 코팅, 식각, 및 적층과 같은 다양한 공정단계들이 수행된다. 이와 같은 단계들을 수행하는 과정에 있어서, 복수의 물질층이 하부에 이미 존재해 있는 층과 중첩되거나, 또는 그 층으로부터 중첩되지 않도록 적층되어 구조물을 형성할 수 있다. 이때, 상하간에 적층되는 물질층들 사이의 적절한 정렬은 중요하다.

종래에, 상기 물질층들 사이에 정렬을 세팅하거나 확인하는 방법은 일 예로서, 노광 작업시 정렬 키(alignment key)를 이용하여 포토 마스크와 웨이퍼 사이 또는 복수의 포토 마스크들 사이에 정렬을 이루도록 세팅하는 방법과 노광 작업 이후에 오버레이 버니어(overlay vernier)를 이용하여 기판 상에 중첩되어 형성된 패턴층들 간의 정렬 정도를 측정하는 방법이 적용되고 있다. 구체적인 일 예로서, 오버레이 버니어를 이용하는 방법은 다음과 같다. 기존층(existing layer)이 형성될 때 매칭 패턴(matching pattern)으로서의 모 버니어를 함께 형성하고, 후속 층이 형성될 때 상기 매칭 패턴과 구별되는 패턴으로서의 자 버니어를 별도로 형성한다. 상기 모 버니아와 상기 자 버니어 상호 간의 위치를 관찰함으로써, 상기 기존층과 상기 후속층 사이의 정렬 정도를 확인할 수 있다.

최근에는 반도체소자의 집적도가 증가함에 따라, 패턴들 사이의 간격(pitch)을 지속적으로 감소시키고 있다. 이러한, 좁은 피치의 패턴들을 형성하기 위해, 스페이서 패터닝 기술(Spacer Patterning Technology, 이하, SPT) 또는 SPT 공정을 두 번 적용하는 메쉬형(mesh type) SPT 기술과 같은 새로운 패터닝 기술을 도입하고 있다. 그런데, 상기 SPT 공정 또는 메쉬형 SPT 공정와 같은 패터닝 기술은 셀 영역에서 미세 패턴을 형성하는 것과는 별론으로, 스크라이브 레인 영역에 정렬 키 또는 오버레이 버니어를 형성할 때 구조적 신뢰성 문제를 야기시킬 수 있다. 일 예로서, 상기 SPT 공정 또는 메쉬형 SPT 공정이 도입될 때에 추가적으로 측벽 스페이서의 형성 공정이 적용될 수 있다. 이 때, 상기 측벽 스페이서의 형성 공정에 의해 상기 정렬 키 또는 오버레이 버니어는 종래의 형태와 비교하여 패턴이 반전될 수 있다. 즉, 트렌 패턴으로 형성되던 상기 정렬 키 또는 오버레이 버니어 패턴이, 상기 측벽 스페이서 형성 공정을 거치면서, 미세 피치, 고 종횡비를 갖는 필라(pillar) 패턴 형태로 변경될 수 있다. 이에 따라, 상기 정렬 키 또는 오버레이 버니아의 패턴 붕괴 또는 패턴 변형과 같은 현상이 발생할 우려가 있다.

상술한 예와 같이, 소자 집적도 증가에 따라 정렬 키 또는 오버레이 버니어의 중요성이 커지면서, 이들의 구조적 신뢰성에 대한 요청도 함께 커지고 있는 상황이다.

본 발명이 해결하려는 과제는, SPT 공정 기술을 적용하는 경우에 구조적 신뢰성이 개선되는 정렬 키 또는 오버레이 버니어를 형성하는 방법을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는, SPT 공정 기술이 적용된 반도체 소자 내에서 구조적 신뢰성이 개선되는 정렬 키 또는 오버레이 버니어를 제공하는 것이다.

상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 반도체 소자용 마스크를 제공한다. 상기 반도체 소자용 마스크는 제1 방향으로 배치되는 제1 서브 마스크 패턴 및 상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 마스크 패턴을 포함하는 정렬 키 마스크 패턴을 구비한다. 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함한다.

상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 반도체 소자의 버니어 형성 방법을 제공한다. 상기 반도체 소자의 버니어 형성 방법은 다음 공정을 포함하여 이루어진다. 기판 상에 감광막을 형성한다. 제1 방향으로 연장되어 배치되는 제1 서브 마스크 패턴 및 상기 제1 방향과 비평행인 제2 방향으로 연장되어 배치되는 제2 서브 마스크 패턴을 구비하고, 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴의 경계선을 따라 정의되는 정렬 키 마스크 패턴을 상기 감광막 상에 전사한다. 상기 정렬 키 마스크 패턴이 전사된 감광막 패턴을 이용하여, 상기 기판 상에 상기 제1 방향으로 배열되는 정렬 키 패턴 및 상기 제2 방향으로 배열되는 지지 패턴을 형성한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자의 버니어가 제공된다. 상기 반도체 소자의 버니어는 제1 방향으로 배치되는 정렬 키 패턴 및 상기 제1 방향과 비평행한 제2 방향으로 배치되는 지지 패턴을 포함한다. 상기 정렬 키 패턴 및 상기 지지 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자의 버니어가 제공된다. 상기 반도체 소자의 버니어는 기판 상에서 배치되는 복수의 서브 정렬 패턴을 포함하여 구성되는 정렬 키 버니어를 구비한다. 상기 정렬 키 버니어는 상기 서브 정렬 패턴의 내부에서 제1 방향으로 배치되는 제1 서브 패턴, 및 상기 서브 정렬 패턴의 외부에서 상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 패턴을 포함한다. 상기 제1 서브 패턴은 상기 제1 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하고, 상기 제2 서브 패턴은 상기 제2 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자용 버니어 마스크 패턴이 제공된다. 상기 반도체 소자용 버니어 마스크 패턴은 제1 마스크 기판 상에서 제1 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제1 모 버니어 마스크 패턴, 및 제2 마스크 기판 상에서 상기 제1 방향과 수직인 제2 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제2 모 버니어 마스크 패턴을 포함한다. 상기 제1 모 버니어 마스크 패턴 및 상기 제2 모 버니어 마스크 패턴이 패턴 대상층 상에 전사될 때, 상기 제1 모 버니어 마스크 패턴 중 상기 제2 모 버니어 마스크 패턴과 중첩되지 않는 패턴 부분 또는 상기 제2 모 버니어 마스크 패턴 중 상기 제1 모 버니어 마스크 패턴과 중첩되지 않는 패턴 부분이 모 버니어 패턴을 구성한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자의 버니어 형성 방법이 제공된다. 상기 반도체 소자의 버니어 형성 방법은 다음의 공정을 포함한다. 제1 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제1 모 버니어 마스크 패턴을 기판 상에 전사한다. 상기 제1 방향과 수직인 제2 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제2 모 버니어 마스크 패턴을 상기 기판 상에 전사한다. 상기 제1 모 버니어 마스크 패턴 중 상기 제2 모 버니어 마스크 패턴과 중첩되지 않는 패턴 부분 또는 상기 제2 모 버니어 마스크 패턴 중 상기 제1 모 버니어 마스크 패턴과 중첩되지 않는 패턴 부분에 대응하는 전사 패턴을 모 버니어 패턴으로 결정한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자용 버니어 형성 방법에 제공된다. 상기 버니어 형성 방법은 다음의 공정을 포함하여 이루어진다. 제1 하드마스크층이 형성된 기판 상에 제1 감광막을 형성한다. 제1 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제1 모 버니어 마스크 패턴을 상기 제1 감광막 상에 전사한다. 상기 제1 모 버니어 마스크 패턴이 전사된 제1 감광막 패턴을 이용하여 상기 제1 하드마스크층을 식각하여 제1 하드마스크층 패턴을 형성한다. 상기 제1 하드마스크층 패턴에 상기 제1 방향으로 연장되어 배열되는 제1 측벽 스페이서를 형성한다. 상기 제1 측벽 스페이서를 남기고 상기 제1 하드마스크층 패턴을 제거한다. 상기 제1 측벽 스페이서가 형성된 상기 기판 상에 제2 하드마스크층 및 제2 감광막을 형성한다. 상기 제1 방향과 수직인 제2 방향으로 연장되어 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함하는 제2 모 버니어 마스크 패턴을 상기 제2 감광막 상에 전사한다. 상기 제2 모 버니어 마스크 패턴이 전사된 제2 감광막 패턴을 이용하여 상기 제2 하드마스크층을 식각하여 제2 하드마스크층 패턴을 상기 기판 상에 형성한다. 상기 제2 하드마스크층 패턴에 상기 제2 방향으로 연장되어 배열되는 제2 측벽 스페이서를 형성한다. 상기 제2 측벽 스페이서를 남기고 상기 제2 하드마스크층 패턴을 제거한다. 상기 제1 측벽 및 제2 측벽 스페이서를 이용하여 상기 기판을 식각하여 모 버니어 패턴을 형성한다.

상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자의 버니어가 제공된다. 상기 반도체 소자의 버니어는 기판 상에서 제1 방향으로 연장되는 제1 모 버니어 패턴, 및 상기 제1 모 버니어 패턴과 상기 기판 상에서 직교하는 제2 방향으로 연장되는 제2 모 버니어 패턴을 포함한다. 상기 제1 모 버니어 패턴은 상기 제2 방향으로 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 구비한다. 상기 제2 모 버니어 패턴은 상기 제1 방향으로 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 구비한다. 상기 제1 모 버니어 패턴 및 상기 제2 모 버니어 패턴의 외부에 상기 제1 방향 및 상기 제2 방향을 따라 복수의 행과 열을 갖도록 배열되는 홀 패턴을 구비한다.

본 출원의 일 실시 예에 따르면, 정렬 키 패턴은 복수의 서브 정렬 패턴을 포함하고, 상기 복수의 서브 정렬 패턴은 제1 방향으로 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴 패턴을 내부에 구비할 수 있다. 이에 의해, 필라 패턴 형태인 상기 미세 라인 패턴의 밀도를 증가시킬 수 있고, 상기 정렬키 패턴의 기판에 대한 지지력을 향상시킬 수 있다. 또한, 상기 복수의 서브 정렬 패턴의 외부에서 상기 제1 방향과 비평행한 제2 방향으로 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴 패턴을 형성함으로써, 상기 복수의 서브 정렬 패턴을 상기 제2 방향에서 물리적으로 지지할 수 있다. 결과적으로, 정렬 키 패턴의 구조적 신뢰성을 향상시킬 수 있다.

본 출원의 다른 실시 예에 의하면, 메쉬형 DPT 공정에 있어서, 종래의 경우에는, 일 예로서, 추가로 적용되는 주변 영역 덮개 마스크(peri region close mask)가 주변 영역뿐만 아니라 상기 DPT 공정에 의해 형성되는 버니어 패턴의 외곽 영역을 덮음으로써, 상기 DPT 공정에 의해 형성되는 버니어 패턴의 외곽 위치를 정확하게 정의하지 못하는 어려움이 있다. 하지만, 본 출원의 실시 예에 의하면, 버니어 패턴의 외곽 영역을 덮는 주변 영역 덮개 마스크를 적용하는 경우에도, 상기 DPT 공정에 따르는 버니어 패턴의 외곽선을 명확하게 정의할 수 있다. 따라서, 상기 버니어 패턴을 모 버니어로 하고 후속 적층 공정 시에 자 버니어를 생성할 때, 상기 모 버니어와 상기 자 버니어 사이의 오버레이 측정을 원활하게 수행하도록 할 수 있다.

도 1a 내지 도 1c는 본 출원과 대비되는 일 비교예로서의 버니어 마스크 패턴 및 버니어 패턴의 형성 방법을 설명하는 도면이다.
도 2a 내지 도 2f는 본 출원과 대비되는 다른 비교예로서의 버니어 마스크 패턴 및 버니어 패턴의 형성 방법을 설명하는 도면이다.
도 3a 내지 도 3c는 본 출원의 일 실시예로서의 버니어 마스크 패턴을 구비하는 마스크를 나타내는 도면이다.
도 4는 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 개략적으로 설명하는 순서도이다.
도 5a는 본 출원의 일 실시 예에 따르는 마스크의 버니어 마스크 패턴을 개략적으로 나타내는 평면도이다.
도 5b 내지 도 5h는 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 개략적으로 설명하는 단면도이다.
도 5i는 도 5b 내지 도 5h의 공정을 거쳐서 기판 상에 형성되는 버니어를 개략적으로 나타내는 평면도이다.
도 6a 내지 도 6e는 본 출원의 다른 실시 예에 의한 버니어 형성 방법에 적용되는 메쉬형 스페이서 패터닝기술을 개략적으로 나타내는 모식도이다.
도 7a 내지 도 7c는 본 출원의 일 실시 예에 적용되는 홀 패턴 형성 기술을 개략적으로 나타내는 평면도이다.
도 8a 내지 도 8c는 종래의 메쉬형 스페이서 패터닝기술을 진행할 때, 기판 상에 형성되는 버니어 마스크 패턴을 개략적으로 설명하는 평면도이다.
도 9a 내지 도 9c는 본 출원의 일 실시 예에 따르는 반도체 소자용 버니어 마스크 패턴을 개략적으로 도시하는 평면도이다.
도 10은 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 도시하는 순서도이다.
도 11a 내지 도 11c는 본 출원의 일 실시 예에 의한 버니어를 도시하는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 명세서에서 사용되는 기판의 개념은 반도체 소자 공정의 출발점이 되는 웨이퍼를 의미할 뿐만 아니라, 내부에 집적 회로를 구비하거나, 복층의 적층 구조물을 가지는 공정 대상을 의미할 수 있다. 때에 따라서는 공정 대상 박막층을 포함하는 의미로도 사용될 수 있다. 즉, 상기 기판의 의미가 패턴 대상층 또는 피식각막이 형성된 기판 전체를 포괄하는 의미로도 확대될 수 있다.

본 명세서에서 설명되는 버니어는 반도체 공정시 정렬을 세팅하거나 확인하기 위해 형성하는 패턴으로서, 정렬 키 또는 오버레이 버니어를 포괄하는 개념으로 사용될 수 있다. 상기 버니어는 기판의 스크라이브 라인 영역에 형성되며, 셀 영역에서 진행되는 패턴 형성 공정시에 함께 형성될 수 있다.

본 명세서에서 설명되는 좌표계는 일 예로서, 제1 방향과 제2 방향이 서로 직교하는 직교 좌표계일 수 있다. 하지만, 반드시 이에 한정되는 것은 아니고, 제1 방향과 제2 방향이 서로 평행하지 않는 조건을 만족하는 한 다른 다양한 좌표계도 적용될 수 있다.

도 1a 내지 도 1c는 본 출원과 대비되는 일 비교예로서의 버니어 마스크 패턴 및 버니어 패턴의 형성 방법을 설명하는 도면이다. 구체적으로, 도 1a는 본 출원과 대비되는 일 비교예로서의 정렬 키를 위한 버니어 마스크 패턴을 개략적으로 나타내는 단면도이다. 도 1a를 참조하면, 버니어 마스크 패턴(10)은 광차단막 패턴(12) 및 광차단막 패턴(12) 사이에 위치하는 스페이스 패턴(14)으로 구성된다. 일 예로서, 광차단막 패턴(12)은 마스크 기판 상에서 크롬막으로 형성될 수 있다. 스페이스 패턴(14)은 광을 투과할 수 있도록 구성되며, 제1 방향을 따라 연장되는 바 형태를 가지며, 제2 방향을 따라 복수 개로 배열될 수 있다.

도 1b 내지 도 1c는 본 출원과 대비되는 일 비교예로서의 정렬 키를 위한 버니어 패턴을 형성하는 방법을 개략적으로 나타내는 도면이다. 도 1b를 참조하면, 버니어 패턴이 형성될 대상 기판(110)을 준비한다. 대상 기판(110)은 일 예로서, 실리콘 기판 또는 갈륨비소 기판 등의 반도체 기판 일 수 있다. 또는, 대상 기판(110)은 금속 또는 폴리머 재질로 이루어지는 기판일 수도 있다. 대상 기판(110) 상에는 패턴 대상층(120)이 형성된다. 패턴 대상층(120)은 일 예로서, 산화막, 질화막 또는 폴리 실리콘 막 등 식각 가능한 박막일 수 있으며, 패턴 대상층(120)은 공지의 증착법 또는 코팅법 등에 의해 형성될 수 있다. 패턴 대상층(120) 상에는 포토 레지스트막이 코팅되며, 도 1a의 버니어 마스크 패턴(10)을 이용하여 상기 포토 레지스트막을 노광 및 현상함으로써, 패턴 대상층(120) 상에 포토 레지스트 패턴(130)이 형성될 수 있다. 이하, 도 1b 내지 도 1d는 도 1a에 도시된 버니어 마스크 패턴(10)의 A-A' 부분이 대상 기판(110)에 전사되어 형성되는 패턴을 나타낸다.

도 1c를 참조하면, 포토 레지스트 패턴(130)을 이용하여 패턴 대상층(120)을 식각하여 트렌치 패턴(122)를 형성한다. 트렌치 패턴(122)의 트렌치는 도 1a에 도시된 버니어 마스크 패턴(10)의 스페이스 패턴(14)이 대상 기판(110) 상에 전사된 결과이다. 트렌치 패턴(122)을 형성한 후에, 포토 레지스트 패턴(130)은 제거될 수 있다.

도 1d를 참조하면, 트렌치 패턴(122)의 상기 트렌치 내부에 물질막(140)을 채우고 평탄화한다. 물질막(140)은 일 예로서, 금속과 같은 도전성 물질막일 수 있으나, 반드시 이에 한정되는 것은 아니다. 물질막(140)은 상기 트렌치 내부에 채워짐으로써, 정렬 키(140)로 형성될 수 있다. 이로서, 상기 트렌치 내부의 정렬 키(140)는 후속 노광 공정을 진행할 때, 후속 공정의 마스크를 현존 대상 층에 정렬시키는 버니어 패턴으로서 기능할 수 있다.

도 1b 내지 도 1d와 관련하여 상술한 버니어 패턴 공정은 반도체 소자의 셀 영역에서 진행되는 공정에 종속될 수 있다. 즉, 반도체 소자의 셀 영역에서의 리소그래피 공정 및 식각 공정이 단일의 포토 레지스트 패턴을 이용하는 단일 식각 공정으로 진행되는 경우에 도 1b 내지 도 1d에 도시되는 정렬 키(140) 형성 공정도 단일의 포토 레지스트 패턴(130)을 이용하여 패턴 대상층(120)에 대한 단일 식각 공정으로 진행할 수 있다. 상술한 바와 같이, 일 비교예에 따르는 버니어 패턴 형성은 트렌치 패턴(122) 형성 후에, 물질막(140)으로 트렌치의 내부를 채우는 방식으로 이루어지므로, 상기 버니어 패턴이 구조적 신뢰성을 확보할 수 있다.

도 2a 내지 도 2f는 본 출원과 대비되는 다른 비교예로서의 버니어 마스크 패턴 및 버니어 패턴의 형성 방법을 설명하는 도면이다. 구체적으로, 도 2a는 본 출원과 대비되는 비교예로서의 정렬 키를 위한 버니어 마스크 패턴을 개략적으로 나타내는 단면도이다. 도 2a를 참조하면, 버니어 마스크 패턴(20)은 광차단막 패턴(22) 및 광차단막 패턴(22) 사이에 위치하는 스페이스 패턴(24)으로 구성된다. 버니어 마스크 패턴(20)은 도 1a의 버니어 마스크 패턴(10)과 실질적으로 동일하다. 도 2b 내지 도 2f와 관련하여 이하 상술하는 버니어 패턴 공정은 반도체 소자의 셀 영역에서 진행되는 공정에 종속될 수 있다. 본 비교예의 버니어 패턴은 반도체 소자의 셀 영역에서 SPT 공정이 진행되는 경우에 생성될 수 있다.

도 2b를 참조하면, 버니어 패턴이 형성될 대상 기판(210)을 준비한다. 대상 기판(210) 상에는 패턴 대상층(220)이 형성된다. 패턴 대상층(220)은 일 예로서, 산화막, 질화막 또는 폴리 실리콘 막 등 식각 가능한 박막일 수 있으며, 패턴 대상층(220)은 공지의 증착법 또는 코팅법 등에 의해 형성될 수 있다. 패턴 대상층(220) 상에는 하드마스크층(230)이 형성될 수 있다. 하드마스크층(230)은 패턴 대상층(220)과의 식각 선택비를 가지는 물질층이 적용될 수 있다. 일 예로서, 패턴 대상층(220)이 산화막층인 경우, 하드마스크층(230)은 폴리 실리콘층이 적용될 수 있다. 다른 예로서, 패턴 대상층(220)이 폴리 실리콘층인 경우, 하드마스크층(230)은 산화막층, 질화막층 또는 산질화막층 일 수 있다. 하드마스크층(230) 상에는 포토 레지스트막이 코팅되며, 도 2a의 버니어 마스크 패턴(20)을 이용하여 상기 포토 레지스트막을 노광 및 현상함으로써, 하드마스크층(230) 상에 포토 레지스트 패턴(240)이 형성될 수 있다. 이하, 도 2b 내지 도 2g는 도 2a에 도시된 버니어 마스크 패턴(20)의 B-B' 부분이 대상 기판(210)에 전사되어 형성되는 패턴을 나타낸다.

도 2c를 참조하면, 포토 레지스트 패턴(240)을 이용하여 하드마스크층(230)을 식각하여 하드마스크층 패턴(232)을 형성한다. 도시된 바와 같이, 하드마스크층 패턴(232)은 트렌치를 구비하는 패턴일 수 있다. 하드마스크층 패턴(232)은 도 2a에 도시된 버니어 마스크 패턴(20)의 스페이스 패턴(24)이 대상 기판(210) 상에 전사된 결과이다. 하드마스크층 패턴(232)을 형성한 후에, 포토 레지스트 패턴(240)은 제거될 수 있다.

도 2d를 참조하면, 하드마스크층 패턴(232)을 따라 스페이서 물질막을 형성하고, 에치백 공정을 수행하여 하드마스크층 패턴(232)의 내부에 측벽 스페이서(250)을 형성한다. 측벽 스페이서(250)는 하드마스크층 패턴(232)과 식각 선택비를 가지는 재질로 이루어질 수 있다. 일 예로서, 하드마스크층 패턴(232)이 폴리실리콘층으로 이루어지는 경우, 측벽 스페이서(250)는 산화막층으로 이루어질 수 있다. 다른 예로서, 하드마스크층 패턴(232)이 산화막층, 질화막층 또는 산질화막층으로 이루어지는 경우, 측벽 스페이서(250)는 폴리실리콘층으로 이루어질 수 있다.

도 2e를 참조하면, 하드마스크층 패턴(232)을 제거하고, 측벽 스페이서(250)를 패턴 대상층(220) 상에 잔존시킨다. 하드마스크층 패턴(232)은 측벽 스페이서(250) 및 패턴 대상층(220)과의 식각 선택비를 이용하여, 습식 또는 건식 식각 방법에 의해 제거할 수 있다.

도 2f를 참조하면, 측벽 스페이서(250)를 식각 마스크층으로 적용하여, 패턴 대상층(220)을 식각한다. 이로서, 대상 기판(210) 상에 필라 패턴(222)이 형성된다. 필라 패턴(222)은 정렬 키 패턴으로 기능할 수 있다. 필라 패턴(222)이 형성된 후에, 측벽 스페이서(250)는 제거될 수 있다.

도 2g를 참조하면, 필라 패턴(222) 사이를 물질막(260)으로 채우고 평탄화한다. 물질막(260)은 일 예로서, 금속과 같은 도전성 물질막일 수 있으나, 반드시 이에 한정되는 것은 아니다.

상술한 바와 같이, 본 비교예에서는 필라 패턴(222)이, 후속 노광 공정을 진행할 때, 후속 공정의 마스크를 현존 대상 층에 정렬시키는 버니어 패턴으로서 기능할 수 있다. 이러한, 본 비교예의 필라 패턴(222)의 형상 및 밀도 분포는 셀 영역에서 진행되는 SPT 공정에 종속되어 발생할 수 있다. 즉, 도 1c 및 도 1d와 관련하여 상술한 일 비교예와 대비할 때, 본 비교예의 정렬 키 패턴은 트렌치 패턴(122) 내부를 채우는 물질막 패턴 아니라, 상대적으로 미세 피치 및 고 종횡비를 가지는 필라 패턴(222)으로 형성된다. 이러한, 필라 패턴(222)은 구조적 안정성 면에서 취약할 수 있다. 즉, 도 2f에 도시되는 바와 같이, 필라 패턴(222)은 상대적으로 미세 선폭인 하단부에 의해 지지되고 있으며, 필라 패턴(222) 주위의 패턴 대상층(220)이 식각되어 제거되어 상대적으로 저밀도 상태로 분포할 수 있다. 따라서, 필라 패턴(222)은 상기 식각 공정을 전후로 하여 붕괴될 위험이 존재한다. 또한, 도 2g와 관련하여 상술한 물질막(260)의 형성 공정 및 물질막(260)의 평탄화 공정을 진행하면서, 필라 패턴(222)이 추가적으로 붕괴되거나 변형되는 현상이 발생할 수 있다. 결과적으로, 상술한 본 비교예에서와 같이, 셀 영역에서 SPT 공정이 진행되는 경우에, 버니어 마스크 패턴의 광투과성 스페이스 패턴에 의해 형성되는 버니어 패턴은 구조적 안정성이 저하되는 문제점을 가질 수 있다.

도 3a 내지 도 3c는 본 출원의 일 실시예로서의 버니어 마스크 패턴을 구비하는 마스크를 나타내는 도면이다. 구체적으로, 도 3a는 본 출원의 일 실시예에 따르는 마스크의 버니어 마스크 패턴의 평면도이다. 도 3b는 도 3a의 버니어 마스크 패턴의 C 영역의 확대도이다. 도 3c는 도 3b의 확대된 버니어 마스크 패턴에서 C1 영역의 확대도이다.

도 3a에 도시된 바와 같이, 버니어 마스크 패턴(30)은 마스크 기판(미도시) 상에서 제1 방향으로 연장된 바 형태를 가지는 정렬 키 마스크 패턴(310)을 포함한다. 정렬 키 마스크 패턴(310)은 제2 방향을 따라 복수 개가 배치될 수 있다. 도 3b에 도시된 바와 같이, 정렬 키 마스크 패턴(310)은 복수의 서브 정렬 마스크 패턴(312)을 포함한다. 구체적으로, 정렬 키 마스크 패턴(310)은 복수의 서브 정렬 마스크 패턴(312)과 복수의 서브 정렬 마스크 패턴(312) 사이의 스페이스를 포함하여 구성된다. 서브 정렬 마스크 패턴(312)는 제1 방향으로 연장된 바 형태를 가질 수 있다. 도 3b에 도시된 일 예에 따르면, 정렬 키 마스크 패턴(310)은 3개의 서브 정렬 마스크 패턴(312)과 3개의 서브 정렬 마스크 패턴(312) 사이에 존재하는 2 개의 스페이스 영역으로 이루어질 수 있다.

도 3c를 참조하면, 서브 정렬 마스크 패턴(312)의 내부에는 제1 방향을 따라 연장되는 제1 서브 마스크 패턴이 형성될 수 있다. 상기 제1 서브 마스크 패턴은 제1 방향으로 각각 연장되는 형태를 가질 수 있으며, 또한, 제2 방향을 따라 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함할 수 있다. 일 실시 예에 따르면, 상기 복수의 미세 라인 패턴은 소정의 미세 선폭을 가지는 광차단막층으로 형성될 수 있으며, 상기 복수의 미세 스페이스는 상기 복수의 미세 라인 패턴 사이에서 소정의 간격을 가지며, 광투과성을 가질 수 있다.

도면을 다시 참조하면, 서브 정렬 마스크 패턴(312)의 외부에는 제2 방향을 따라 연장되는 제2 서브 마스크 패턴이 형성될 수 있다. 상기 제2서브 마스크 패턴은 제2 방향으로 각각 연장되는 형태를 가질 수 있으며, 또한, 제1 방향을 따라 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함할 수 있다. 일 실시 예에 따르면, 상기 복수의 미세 라인 패턴은 소정의 미세 선폭을 가지는 광차단막층으로 형성될 수 있으며, 상기 복수의 미세 스페이스는 소정의 간격을 가지며, 광투과성을 가질 수 있다.

상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 상기 마스크 기판 상에서 동일 평면 상에 배치 될 수 있다. 일 예로서, 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 서로 직교 방향으로 배치될 수 있다. 또한, 도 3b를 다시 참조하면, 서브 정렬 마스크 패턴(312)은 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴의 경계선에 의하여 정의될 수 있다.

도 4는 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 개략적으로 설명하는 순서도이다. 도 5a는 본 출원의 일 실시 예에 따르는 마스크의 버니어 마스크 패턴을 개략적으로 나타내는 평면도이다. 도 5b 내지 도 5h는 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 개략적으로 설명하는 단면도이다. 도 5i는 도 5b 내지 도 5h의 공정을 거쳐서 대상 기판 상에 형성되는 버니어를 개략적으로 나타내는 평면도이다.

도 5a의 평면도에 도시되는 바와 같이, 본 출원의 일 실시 예에 따르는 버니어 형성 방법에 적용되는 버니어 마스크 패턴은 도 3a 내지 도 3c와 관련되여 상술한 버니어 마스크 패턴(30)과 실질적으로 동일하다. 즉, 이하에서는 정렬 키 마스크 패턴(310)을 이용하여 대상 기판(510)에 버니어를 형성하는 방법을 상술하도록 한다. 도 5b 내지 도 5h는 도 5a의 정렬 키 마스크 패턴(310) 중 C-C'로 절단된 부분이, 대상 기판(510)에서 구현되는 패턴을 단면도로서 나타내는 도면이다. 본 실시 예에 따르면, 버니어 패턴을 형성하는 경우에 있어서, SPT 공정 진행에 의하여 버니어 패턴의 구조적 신뢰성이 열화되는 것을 방지할 수 있다.

구체적인 일 실시 예에 따르는 상기 버니어 형성 방법에 있어서, 도 4의 410 블록 및 도 5b를 참조하면, 패턴 대상층(520)을 포함하는 대상 기판(510) 상에 하드마스크층(530) 및 감광막(540)을 형성한다. 대상 기판(510)은 일 예로서, 실리콘 기판 또는 갈륨비소 기판 등의 반도체 기판 일 수 있다. 또는, 대상 기판(510)은 금속 또는 폴리머 재질로 이루어지는 기판일 수도 있다. 패턴 대상층(520)은 일 예로서, 산화막, 질화막 또는 폴리 실리콘 막 등 식각 가능한 박막일 수 있으며, 패턴 대상층(520)은 공지의 증착법 또는 코팅법 등에 의해 형성될 수 있다. 패턴 대상층(520) 상에는 하드마스크층(530)이 형성될 수 있다. 하드마스크층(530)은 패턴 대상층(520)과의 식각 선택비를 가지는 물질층이 적용될 수 있다. 일 예로서, 패턴 대상층(520)이 산화막층인 경우, 하드마스크층(530)은 폴리 실리콘층이 적용될 수 있다. 다른 예로서, 패턴 대상층(520)이 폴리 실리콘층인 경우, 하드마스크층(530)은 산화막층, 질화막층 또는 산질화막층 일 수 있다. 하드마스크층(530) 상에는 감광막(540)이 형성될 수 있다.

몇몇 다른 실시 예들에 있어서, 하드마스크층(530)과 감광막(540) 사이에 노광 및 현상 공정을 보조하기 위한 반사방지막 또는 하드마스크층(530)의 패터닝 공정의 효율성을 증가시키기 위한 하드마스크막이 추가로 형성될 수 있다. 상기 반사방지막 또는 상기 하드마스크막은 상하 박막층 사이의 식각 선택비를 고려하여 공지의 물질 중에서 적절하게 선택될 수 있다.

도 4의 420 블록 및 도 5c를 참조하면, 정렬 키 마스크 패턴(310)을 감광막 (540)상에 전사한다. 이로써, 감광막 패턴(542)을 하드마스크층(530) 상에 형성할 수 있다. 도 5a에 도시된 바와 같이, 정렬 키 마스크 패턴(310)은 제1 방향으로 연장되는 제1 서브 마스크 패턴(312) 및 상기 제1 방향과 비평행인 제2 방향으로 연장되는 제2 서브 마스크 패턴(314)을 구비한다. 구체적인 일 예에서, 정렬 키 마스크 패턴(310)은 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴의 경계선을 따라 정의될 수 있다. 또한, 제1 서브 마스크 패턴(312) 및 제2 서브 마스크 패턴(314)은 광차단성인 복수의 미세 라인 패턴(321, 323)과 광투과성인 복수의 미세 스페이스 패턴(322, 324)을 포함할 수 있다. 상기 미세 라인 패턴(321, 323)이 소정의 미세 선폭을 가지며 상기 미세 스페이스 패턴(322, 324)도 소정의 간격을 가지므로, 도시된 바와 같은 감광막 패턴(542)이 형성될 수 있다. 상기 정렬 키 마스크 패턴(310)이 대상 기판 상에 전사되는 경우, 상기 마스크 패턴 상의 상기 제1 방향 및 제2 방향은, 패턴이 전사된 대상 기판 상에서 각각 동일한 방향을 지칭할 수 있다.

도 4의 430 블록 및 도 5d를 참조하면, 정렬 키 마스크 패턴(310)이 전사된 감광막 패턴(542)을 이용하여 하드마스크층(530)을 식각함으로써, 하드마스크층 패턴(532)을 형성한다. 하드마스크층 패턴(532)은 트렌치 패턴일 수 있다. 일 실시 예에서, 하드마스크층 패턴(532)는 제1 서브 마스크 패턴(312) 및 제2 서브 마스크 패턴(314) 중 광투과성을 가지는 상기 미세 스페이스 패턴(322, 324)이 하드마스크층(530)에 전사됨으로써 형성될 수 있다. 하드마스크층 패턴(532)이 형성된 후에, 감광막 패턴(542)은 제거될 수 있다.

도 4의 440 블록 및 도 5e를 참조하면, 하드마스크층 패턴(532)에 측벽 스페이서(552a, 552b)를 형성한다. 트렌치 패턴으로 형성되는 하드마스크층 패턴(532)을 따라 스페이서 물질막(미도시)을 형성하고 에치백 공정을 수행하여, 하드마스크층 패턴(532)의 내부에 측벽 스페이서(552a, 552b)를 형성한다. 측벽 스페이서(552a, 552b)는 하드마스크층 패턴(532)과 식각 선택비를 가지는 재질로 이루어질 수 있다. 일 예로서, 하드마스크층 패턴(532)이 폴리실리콘층으로 이루어지는 경우, 측벽 스페이서(552a, 552b)는 산화막층으로 이루어질 수 있다. 다른 예로서, 하드마스크층 패턴(532)이 산화막층, 질화막층 또는 산질화막층으로 이루어지는 경우, 측벽 스페이서(552a, 552b)는 폴리실리콘층으로 이루어질 수 있다. 측벽 스페이서(552a, 552b)는 대상 기판(510) 상에서 상기 제1 방향 또는 상기 제2 방향으로 각각 연장되어 배열될 수 있다. 도시된 바와 같이, 일 측벽 스페이서(552a)는 제1 서브 마스크 패턴(312)의 배열 방향을 따라 하드마스크층 패턴(532)의 일부분 상에 구현될 수 있으며, 다른 측벽 스페이서(552b)는 제2 서브 마스크 패턴(314)의 배열방향을 따라 하드마스크층 패턴(532)의 일부분 상에 구현될 수 있다.

도 4의 450 블록 및 도 5f를 참조하면, 측벽 스페이서(552a, 552b)를 패턴 대상층(520) 상에 남기고 하드마스크 패턴층(532)을 제거한다. 하드마스크층 패턴(532)은 측벽 스페이서(552a, 552b) 및 패턴 대상층(520)과의 식각 선택비를 이용하여, 습식 또는 건식 식각 방법에 의해 제거할 수 있다.

도 4의 460 블록 및 도 5g를 참조하면, 측벽 스페이서(552a, 552b)를 이용하여 패턴 대상층(520)을 식각하여 정렬 키 패턴(522a)을 형성한다. 정렬 키 패턴(522a)는 대상 기판(510) 상에서 상기 제1 방향으로 각각 연장되어 배열될 수 있다. 도시된 바와 같이, 정렬 키 패턴(522a)은 상기 제1 방향을 따라 대상 기판(510) 상에 필라 패턴 형태로 구현될 수 있다. 또한, 측벽 스페이서(552b)에 의하여 식각되어 형성되는 지지 패턴(522b)은 상기 제2 방향을 따라 대상 기판(510) 상에 필라 패턴 형태로 구현될 수 있다. 지지 패턴(522b)은 정렬 키 패턴(522a)의 배열 방향과 비평행한 제2 방향을 따라 배열되어, 정렬 키 패턴(522a)의 붕괴 또는 변형을 방지하는 지지 구조물로서 기능할 수 있다. 정렬 키 패턴(522a) 및 지지 패턴(522b)이 형성된 후에, 측벽 스페이서(552a, 552b)는 대상 기판(510)으로부터 제거될 수 있다.

도 5h를 참조하면, 정렬 키 패턴(522a) 및 지지 패턴(522b) 사이를 물질막(560)으로 채우고, 물질막(560)을 정렬 키 패턴(522a) 및 지지 패턴(522b)의 높이에 맞추어 대상 기판(510) 상에서 평탄화한다. 물질막(560)은 일 예로서, 금속과 같은 도전성 물질막일 수 있으나, 반드시 이에 한정되는 것은 아니다.

도 5i는 상술한 도 5b 내지 도 5h의 공정을 거쳐서 대상 기판 상에 형성되는 버니어를 나타내는 평면도이다. 도 5i를 참조하면, 상기 버니어는 대상 기판 상에서 배치되는 복수의 서브 정렬 패턴(570)을 포함하는 정렬 키 버니어(510)로 이루어질 수 있다. 서브 정렬 패턴(570)은 도 3a의 정렬 키 마스크 패턴(310) 내부의 서브 정렬 마스크 패턴(312)에 의해 상기 대상 기판 상에서 구현된다. 정렬 키 버니어(510)는 서브 정렬 패턴(570) 내부에서 제1 방향으로 배치되는 제1 서브 패턴 및 서브 정렬 패턴(570)의 외부에서 상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 패턴을 포함하도록 구성된다. 상기 제1 서브 패턴은 상기 제1 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴(572a) 및 미세 스페이스 패턴(572b)을 포함하고, 상기 제2 서브 패턴은 상기 제2 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴(574a) 및 미세 스페이스 패턴(574b)을 포함한다. 도시된 평면도 상에서의 미세 라인 패턴(572a)는 도 5h에 도시되는 단면도 상에서의 정렬 키 패턴(522a)에 해당된다. 미세 스페이스 패턴(572b)는 정렬 키 패턴(522a) 사이에 배치되는 물질막(560)에 대응된다. 또한, 도시된 평면도 상에서의 미세 라인 패턴(574a)는 도 5h에 도시되는 단면도 상에서의 지지 패턴(522b)에 해당된다. 미세 스페이스 패턴(574b)는 지지 패턴(522b) 사이에 배치되는 물질막(560)에 대응된다.

상술한 바와 같이, 본 출원의 일 실시 예에 따르면, 정렬 키 버니어(510)는 복수의 서브 정렬 패턴(570)을 포함하여 구성된다. 또한, 복수의 서브 정렬 패턴(570) 내부에 동일 방향으로 배열되는 복수의 미세 라인 패턴(572a) 및 미세 스페이스 패턴(572b)를 포함하도록 구성된다. 이에 의해, 필라 패턴 형태의 미세 라인 패턴(572a)의 밀도가 도 2a 내지 도 2g와 관련하여 상술한 비교예의 필라 패턴(222)의 밀도에 비하여 증가하게 된다. 이와 같이, 필라 패턴의 밀집도가 높아짐에 따라, 필라 패턴의 붕괴 가능성을 낮출 수 있는 장점이 있다.

또한, 본 출원의 일 실시 예에 따르면, 제1 방향으로 배열되는 복수의 미세 라인 패턴(572a)인 정렬 키 패턴(522a)에 대하여, 제1 방향과 비평행한 제2 방향으로 배열되는 미세 라인 패턴(574a)인 지지 패턴(522b)이 배치됨으로써, 정렬 키 패턴(522a)의 대상 기판에 대한 지지력을 향상시킬 수 있다. 즉, 미세 라인 패턴(574a)로서의 지지 패턴(522b)은 복수의 서브 정렬 패턴(570)을 상기 제2 방향에서 물리적으로 지지할 수 있다.

또한, 지지 패턴(522b)는, 노광 장비를 통하여 정렬 작업이 진행될 때, 정렬 키 패턴(522a)과 배열 방향이 달라서, 상기 노광 장비에 의해 광학적으로 인식되지 않는다. 결과적으로, SPT 공정을 포함하는 반도체 공정을 진행하여 정렬 키 버니어(500)을 형성할 때, 버니어의 구조적 신뢰성을 향상시킬 수 있다.

도 6a 내지 도 6e는 본 출원의 다른 실시 예에 의한 버니어 형성 방법에 적용되는 메쉬형 스페이서 패터닝 기술을 개략적으로 나타내는 모식도이다. 상기 메쉬형 스페이서 패터닝 기술(이하, 메쉬형 SPT)은 SPT 공정을 두번 적용하여 미세 크기의 컨택 홀을 형성하는 공정이다. 도 6a를 참조하면, 패턴 대상층(610) 상에 제1 하드마스크층(620)을 적층한다. 제1 하드마스크층(620) 상에 제2하드마스크층(630)을 형성한다. 제2 하드마스크층(630) 상에 제1 측벽 스페이서(640)을 형성한다. 제1 측벽 스페이서(640)를 형성하는 공정은 도 5a 내지 도 5f와 관련하여 상술한 SPT 공정과 실질적으로 동일하다. 제1 측벽 스페이서(640)은 제1 방향으로 연장되어 배열될 수 있다.

도 6b를 참조하면, 제1 측벽 스페이서(640)가 형성된 제2 하드마스크층(630) 상에 제3 하드마스크층(650)을 형성한다. 상기 제1 측벽 스페이서(640)는 제3 하드마스크층(650) 내부에 매몰될 수 있다. 제3 하드마스크층(650) 상에 제2 측벽 스페이서(660)을 형성한다. 제2 측벽 스페이서(660)의 배열 방향은 제1 측벽 스페이서(640)의 배열 방향과 서로 수직일 수 있다. 제2 측벽 스페이서(660)를 형성하는 공정은 제1 측벽 스페이서(640)를 형성하는 공정과 실질적으로 동일하다.

도 6c를 참조하면, 제2 측벽 스페이서(660)를 식각 마스크로 사용하여 제3 하드마스크층(650)을 식각한다. 또한, 상기 식각 과정에서 노출되는 제1 측벽 스페이서(640)를 함께 적용하여, 제2 하드마스크층(630)을 식각함으로써 제1 하드마스크층 패턴(635)를 형성한다.

도 6d를 참조하면, 제1 하드마스크층 패턴(635)를 이용하여, 제1 하드마스크층(620)을 식각하여, 제2 하드마스크층 패턴(625)를 형성한다. 제2 하드마스크층 패턴(625)은 서로 수직으로 배열되는 제1 라인 패턴(625a) 및 제2 라인 패턴(625b)에 의해 형성되는 메쉬형 트렌치 패턴을 포함할 수 있다.

도 6e를 참조하면, 제2 하드마스크층 패턴(625)을 이용하여, 패턴 대상층(610)을 식각하여, 내부에 홀 패턴(612)을 포함하는 패턴층(615)을 형성할 수 있다.

도 7a 내지 도 7c는 본 출원의 일 실시 예에 적용되는 메쉬형 스페이서 패터닝기술을 이용하는 홀 패턴 형성 기술을 개략적으로 나타내는 평면도이다. 도 7a를 참조하면, 상술한 제1 라인 패턴(625a) 및 제2 라인 패턴(625b)를 이용하는 메쉬형 트렌치 패턴(710)을 하드마스크 패턴으로 적용함으로써, 하부의 패턴 대상층을 식각하여 홀 패턴을 형성할 수 있다. 이때, 상기 패턴 대상층의 외곽 지역(720a, 720b)에서는 메쉬형 패턴이 형성되지 않으므로, 홀 패턴을 형성할 수가 없게 된다.

도 7b를 참조하면, 이러한 문제점을 해결하기 위하여, 주변 영역 덮개 마스크(730)을 도입하여, 패턴 대상층의 외곽 지역(720a, 720b)를 덮는다. 그리고, 주변 영역 덮개 마스크 패턴과 메쉬형 트렌치 패턴(710)과 함께 적용하여, 상기 패턴 대상층을 식각함으로써, 도 7c에 도시된 바와 같이, 상기 패턴 대상층의 외곽 지역에도 홀 패턴(740)이 균일하게 형성되도록 할 수 있다.

도 8a 내지 도 8c는 종래의 메쉬형 스페이서 패터닝 기술을 진행할 때, 대상 기판 상에 형성되는 버니어 패턴을 개략적으로 설명하는 평면도이다. 도 8a를 참조하면, 버니어 패턴(810)은 제1 모 버니어 패턴(812) 및 제2 모 버니어 패턴(814)을 포함한다. 도시된 바와 같이, 제1 모 버니어 패턴(812)는 제2 방향으로 연장되어 배열되며, 서로 평행한 한쌍으로 구성되어 있다. 제2 모 버니어 패턴(814)는 제1 방향으로 연장되어 배열되며, 서로 평행한 한쌍으로 구성되어 있다.

셀 영역에서 메쉬형 SPT를 적용하는 패터닝 공정이 진행되는 경우, 이에 대응하여 상기 대상 기판 상에 형성되는 제1 모 버니어 패턴(812) 및 제2 모 버니어 패턴(814)는 각각 서로 직교하는 메쉬형 트렌치 패턴을 내부에 포함할 수 있다. 도 8b의 확대도에 도시된 바와 같이, 제1 모 버니어 패턴(812) 및 제2 모 버니어 패턴(814)는 도 7a의 제1 라인 패턴(625a) 및 제2 라인 패턴(625b)과 실질적으로 동일한 구성의 제1 라인 패턴(725a) 및 제2 라인 패턴(725b)를 구비할 수 있다. 이때, 도 7a 내지 도 7c와 관련하여 상술한 바와 같이, 셀 영역의 외곽 지역에서도 홀 패턴을 온전히 형성하기 위하여 주변 영역 덮개 마스크 패턴을 적용하는 경우에, 버니어 형성 영역에서도 제1 모 버니어 패턴(812) 및 제2 모 버니어 패턴(814)의 일부 영역을 덮는 주변 영역 덮개 마스크 패턴(820)이 제1 모 버니어 패턴(812) 및 제2 모 버니어 패턴(814) 상에 형성된다.

상술한 제1 모 버니어 패턴(812), 제2 모 버니어 패턴(814) 및 주변 영역 덮개 마스크 패턴(820)을 함께 적용하여, 하부의 패턴 대상층을 식각함으로써, 홀 패턴을 형성할 수 있다. 따라서, 최종적으로, 도 8c에 도시되는 홀 패턴이 형성되며, e1 라인이 상기 모 버니어 패턴의 외곽선이 된다. 이러한 e1 라인은 최후에 진행되는 주변 영역 덮개 마스크(820)에 의하여 정의될 수 있다.

한편, 후속의 패터닝 공정이 진행되는 경우, 새로운 자 버니어 패턴(840)이 상기 모 버니어 패턴(810)의 내부에 형성될 수 있다. 이때에는, 상기 주변 영역 덮개 마스크 패턴(820)에 의해 형성된 외곽선(e1)으로부터 자 버니어 패턴(840)의 경계선(e3)까지의 거리(d1)를 계측하여 층간 오버레이를 결정하게 된다.

몇몇의 실시 예에서는, 제1 모 버니어 마스크 패턴(812)와 자 버니어 패턴(840)사이의 층간 오버레이를 측정하도록 요구될 수 있다. 즉, 제1 라인 패턴(725a)의 경계선(e2)으로부터 후속의 자 버니어 패턴(840)의 경계선(e3)까지의 거리(d2)를 계측하여 층간 오버레이를 확인할 필요성이 발생할 수 있다. 하지만, 상술한 바와 같이, 주변 영역 덮개 마스크 패턴(820)를 적용하는 경우, 제1 라인 패턴(725a)의 경계선(e2)의 위치를 확인할 수 없게 된다. 이러한 경우, 상기 후속 패턴층의 정확한 정렬 여부를 담보할 수 없게 되는 문제가 발생할 수 있다. 상술한 문제점은 메쉬형 SPT를 주변 영역 덮개 마스크와 함께 적용하는 경우에 발생될 수 있다.

도 9a 내지 도 9c는 본 출원의 일 실시 예에 따르는 반도체 소자용 버니어 마스크 패턴을 개략적으로 도시하는 평면도이다. 구체적으로, 도 9a는 본 출원의 일 실시 예에 따르는 반도체 소자용 마스크의 제1 모 버니어 마스크 패턴을 도시하고 있으며, 도 9b는 본 출원의 일 실시 예에 따르는 반도체 소자용 마스크의 제2 모 버니어 마스크 패턴을 도시하고 있다. 도 9c는 상기 제1 모 버니어 마스크 패턴 및 상기 제2 모 버니어 마스크 패턴이 중첩된 형상을 가상적으로 나타내고 있다. 도 9a 및 도 9b를 참조하면, 본 출원의 일 실시 예에 따르는 반도체 소자용 버니어 마스크 패턴은 제1 마스크 기판(912) 상에 배치되는 제1 모 버니어 마스크 패턴(910) 및, 제2 마스크 기판(922) 상에 배치되는 제2 모 버니어 마스크 패턴(920)을 포함한다. 도 9a를 참조하면, 제1 모 버니어 마스크 패턴(910)은 제1 방향으로 연장되어 배열되는 제1 중앙 마스크 패턴부(914), 및 제1 중앙 마스크 패턴부(914)와 제2 방향으로 각각 제1 간격(S1)만큼 이격된 상태에 상기 제1 방향으로 배열되는 한 쌍의 제1 측면 마스크 패턴부(916, 918)를 구비할 수 있다. 상기 제1 중앙 마스크 패턴부(914) 및 제1 측면 마스크 패턴부(916, 918)는 서로 번갈아 평행하게 배치되며 상기 제1 방향으로 연장되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함할 수 있다. 일 예로서, 상기 미세 라인 패턴은 소정의 폭을 가지는 광차단막 패턴일 수 있으며, 상기 미세 스페이스 패턴은 광투과성을 가질 수 있다. 도면에서, 제1 중앙 마스크 패턴(914)와 제1 측면 마스크 패턴부(916, 918) 사이에 제1 간격(S1)에 해당하는 미패턴 영역(915, 916)은 광차단막으로 덮일 수 있다. 도 9b를 참조하면, 제2 모 버니어 마스크 패턴(920)은 제1 방향으로 연장되어 배열되는 제2 중앙 마스크 패턴부(924), 및 제2 중앙 마스크 패턴부(924)와 제1 방향으로 각각 제2 간격(S2)만큼 이격된 상태에 상기 제2 방향으로 배열되는 한 쌍의 제2 측면 마스크 패턴부(926, 928)를 구비할 수 있다. 상기 제2 중앙 마스크 패턴부(924) 및 제2 측면 마스크 패턴부(926, 928)는 서로 번갈아 평행하게 배치되며 상기 제2 방향으로 연장되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 내부에 포함할 수 있다. 일 예로서, 상기 미세 라인 패턴은 소정의 폭을 가지는 광차단막 패턴일 수 있으며, 상기 미세 스페이스 패턴은 광투과성을 가질 수 있다. 도면에서, 제2 중앙 마스크 패턴(924)와 제2 측면 마스크 패턴부(926, 928) 사이에 제2 간격(S2)에 해당하는 미패턴 영역(925, 926)은 광차단막으로 덮일 수 있다.

도 9c는 제1 마스크 기판(912) 상의 제1 모 버니어 마스크 패턴(910)과 제2 마스크 기판(922) 상의 제2 모 버니어 마스크 패턴(920)이 대상 기판 상에 각각 전사될 경우에, 상기 대상 기판 상에서 서로 중첩되어 형성되는 모습을 가상적으로 도시하고 있다. 도면을 참조하면, 제1 방향으로 배열되는 제1 중앙 마스크 패턴(914) 및 제1 측면 마스크 패턴부(916, 918)과 제2 방향으로 배열되는 제2 중앙 마스크 패턴(924), 제2 측면 마스크 패턴부(926, 928)이 서로 중첩되는 영역에서는 메쉬형 제1 중첩 패턴(930)이 형성될 수 있다. 제1 중앙 마스크 패턴(914) 및 제1 측면 마스크 패턴부(916, 918)의 패턴 중에서 제2 중앙 마스크 패턴(924), 제2 측면 마스크 패턴부(926, 928)의 패턴과 중첩되지 않는 영역에서는 제1 방향으로 배열되는 제2 중첩 패턴(940)이 형성될 수 있다. 제2 중앙 마스크 패턴(924) 및 제1 측면 마스크 패턴부(926, 928)의 패턴 중에서 제1 중앙 마스크 패턴(914), 제2 측면 마스크 패턴부(916, 918)의 패턴과 중첩되지 않는 영역에서는 제2 방향으로 배열되는 제3 중첩 패턴(950)이 형성될 수 있다. 제1 마스크 기판(912) 상의 미패턴 영역(915, 916)과 제2 마스크 기판(922) 상의 미패턴 영역(925, 926)이 서로 중첩되는 영역(960)에는 패턴이 형성되지 않는다.

도 10은 본 출원의 일 실시 예에 따르는 반도체 소자의 버니어 형성 방법을 도시하는 순서도이다. 이하에 기술하는 순서도에 따르는 반도체 소자의 버니어 형성 방법은 도 9a 및 도 9b에 도시된 반도체 소자용 버니어 마스크 패턴을 이용하여, 도 5a 내지 도 5f와 관련하여 상술한 SPT 형성 공정과 도 6a 내지 도 6e에 도시되는 메쉬형 SPT 공정을 적용함으로써 수행할 수 있다.

도 10의 1010블록을 참조하면, 제1 하드마스크층이 형성된 대상 기판 상에 제1 감광막을 형성한다. 상기 대상 기판은 패턴 대상층을 포함할 수 있으며, 상기 제1 감광막은 상기 패턴 대상층 상에 형성될수 있다. 몇몇 실시 예들에 있어서, 상기 제1 하드마스크층과 상기 제1 감광막 사이에 추가적인 하드마스크층이 형성될 수도 있다.

도 10의 1020블록을 참조하면, 제1 모 버니어 마스크 패턴을 제1 감광막 상에 전사한다. 상기 제1 모 버니어 마스크 패턴은 도 9a의 반도체 소자용 마스크의 제1 모 버니어 마스크 패턴(910)을 적용할 수 있다. 상기 제1 모 버니어 마스크 패턴은 제1 방향으로 연장되어 배열되는 복수의 미세 라인 및 미세 스페이스 패턴을 포함할 수 있다. 따라서, 일 실시 예에 의하면, 상기 제1 감광막 상에 전사된 제1 감광막 패턴은 상기 복수의 미세 스페이스 패턴에 대응하는 복수의 트렌치를 포함하는 패턴일 수 있다.

도 10의 1030블록을 참조하면, 상기 제1 모 버니어 마스크 패턴이 전사된 제1 감광막 패턴을 이용하여 상기 제1 하드마스크층을 식각하여 제1 하드마스크층 패턴을 형성한다. 상기 제1 하드마스크층 패턴은 상기 제1 감광막 패턴에 대응하는 복수의 트렌치가 형성된 패턴층일 수 있다.

도 10의 1040블록을 참조하면, 상기 제1 하드마스크층 패턴에 제1 측벽 스페이서를 형성한다. 구체적으로, 상기 제1 하드마스크층 패턴 상에 스페이서 물질을 형성하고 에치백 공정을 수행하여, 상기 제1 하드마스크층 패턴의 측면에 제1 측벽 스페이서를 형성한다. 이후에, 상기 제1 측벽 스페이서를 남기고 상기 제1 하드마스크층 패턴을 제거한다.

도 10의 1050블록을 참조하면, 상기 제1 측벽 스페이서가 형성된 상기 대상 기판 상에 제2 하드마스크층 및 제2 감광막을 형성한다. 상기 제2 하드마스크층 및 상기 제2 감광막은 후속하는 리소그래피 공정을 위해 표면이 평탄화될 수 있다.

도 10의 1060블록을 참조하면, 제2 모 버니어 마스크 패턴을 제2 감광막 상에 전산한다. 상기 제2 모 버니어 마스크 패턴은 도 9b의 반도체 소자용 마스크의 제2 모 버니어 마스크 패턴(920)을 적용할 수 있다. 상기 제2 모 버니어 마스크 패턴은 제2 방향으로 연장되어 배열되는 복수의 미세 라인 및 미세 스페이스 패턴을 포함할 수 있다. 따라서, 일 실시 예에 의하면, 상기 제2 감광막 상에 전사된 제2 감광막 패턴은 상기 복수의 미세 스페이스 패턴에 대응하는 복수의 트렌치를 포함하는 패턴일 수 있다.

도 10의 1070블록을 참조하면, 상기 제2 모 버니어 마스크 패턴이 전사된 제2 감광막 패턴을 이용하여 제2 하드마스크층을 식각하여 제2 하드마스크층 패턴을 형성한다.

도 10의 1080블록을 참조하면, 제2 하드마스크층 패턴에 제2 측벽 스페이서를 형성한다. 구체적으로, 상기 제2 하드마스크층 패턴 상에 스페이서 물질을 형성하고 에치백 공정을 수행하여, 상기 제2 하드마스크층 패턴의 측면에 제2 측벽 스페이서를 형성한다. 이후에, 상기 제2 측벽 스페이서를 남기고 상기 제2 하드마스크층 패턴을 제거한다.

도 10의 1090블록을 참조하면, 상기 제1 측벽 스페이서 및 상기 제2 측벽 스페이서를 이용하여 상기 대상 기판을 식각하여 모 버니어 패턴을 형성한다. 일 실시 예에 있어서, 상기 모 버니어 패턴을 형성하는 공정은 먼저, 상기 제1 모 버니어 마스크 패턴 및 상기 제2 모 버니어 마스크 패턴이 중첩되도록 전사된 상기 대상 기판의 영역에는 상기 홀 패턴을 형성한다. 상기 제1 모 버니어 마스크 패턴이 전사된 상기 기판의 영역 중 상기 제2 모 버니어 마스크 패턴이 중첩되지 않도록 전사된 영역에는 상기 제1 방향으로 연장되어 배열되는 미세 라인 및 미세 스페이스 패턴을 형성한다. 상기 제2 모 버니어 마스크 패턴이 전사된 상기 기판의 영역 중 상기 제1 모 버니어 마스크 패턴이 중첩되지 않은 영역에는 상기 제2 방향으로 연장되어 배열되는 미세 라인 패턴 및 미세 스페이스 패턴을 형성한다. 다른 실시 예에 있어서, 상기 모 버니어 패턴을 형성하는 공정은 먼저, 상기 대상 기판 상에서 상기 제1 모 버니어 마스크 패턴에 대응되는 전사 패턴을 가지는 상기 제1 방향으로 연장되는 제1 모 버니어 패턴을 형성한다. 상기 대상 기판 상에서 상기 제2 모 버니어 마스크 패턴에 대응되는 전사 패턴을 가지며, 상기 제1 모 버니어 패턴과 직교하는 제2 방향으로 연장되어 배열되는 제2 모 버니어 패턴을 형성한다.

도 11a 내지 도 11c는 본 출원의 일 실시 예에 의한 버니어를 도시하는 도면이다. 도 11a는 본 출원의 일 실시 예에 의한 버니어 패턴을 도시하는 평면도이며, 도 11b는 본 출원의 일 실시 예에 의한 버니어 패턴의 주사 전사 현미경 사진이다. 도 11c는 본 출원의 일 실시 예에 의한 모 버니어 패턴 및 자 버니어 패턴을 도시하는 도면이다. 도 11a를 참조하면, 본 출원의 일 실시 예에 의한 버니어는 도 9a 및 도 9b에 도시되는 반도체 소자용 버니어 마스크 패턴을 도 10의 순서도에 따르는 공정을 수행하여 대상 기판에 형성할 수 있다.

도 11a 및 도 11b를 다시 참조하면, 반도체 소자의 버니어(1100)는 대상 기판(1110) 상에서 제2 방향으로 연장되는 바 형태의 제1 모 버니어 패턴(1120)을 포함한다. 제1 모 버니어 패턴(1120)은 상기 제1 방향으로 이격되어 서로 마주보며, 상기 제2 방향을 따라 평행하게 배치되는 한 쌍의 바 형태를 가질 수 있다. 상기 제1 모 버니어 패턴(1120)은 상기 제1 방향으로 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 구비할 수 있다.

또한, 반도체 소자의 버니어(1100)는 대상 기판(1110) 상에서 제1 방향으로 연장되는 바 형태의 제2 모 버니어 패턴(1130)을 포함한다. 제2 모 버니어 패턴(1130)은 상기 제2 방향으로 이격되어 서로 마주보며, 상기 제1 방향을 따라 평행하게 배치되는 한 쌍의 바 형태를 가질 수 있다. 상기 제2 모 버니어 패턴(1130)은 상기 제2 방향으로 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 구비할 수 있다.

제1 모 버니어 패턴(1120) 및 제2 모 버니어 패턴(1130)이 형성하는 영역의 내부 영역(1140)에는 제1 방향 및 제2 방향을 따라 복수의 행과 열을 갖는 홀 패턴이 배치된다. 또한, 제1 모 버니어 패턴(1120) 및 제2 모 버니어 패턴(1130)이 수렴하는 4 군데의 교차 영역(1150)에는 홀 패턴이 배치되지 않는다.

도 11c를 참조하면, 반도체 공정의 오버레이 측정을 위한 모 버니어 및 자 버니어를 도시하고 있다. 본 출원의 일 실시 예에 의하면, 제1 모 버니어 패턴(1120) 및 제2 모 버니어 패턴(1130)을 모 버니어로 적용할 수 있다. 후속 공정에서, 제1 모 버니어 패턴(1120) 및 제2 모 버니어 패턴(1130)이 둘러싸는 공간의 내부에 오버레이 측정용 자 버니어 패턴(1160)을 형성할 수 있다.

본 출원의 일 실시 예에 의하면, 본 출원의 모 버니어로 적용되는 제1 모 버니어 패턴(1120) 및 제2 모 버니어 패턴(1130)은 각각 제1 방향 또는 제2 방향을 배열되는 미세 라인 및 미세 스페이스 패턴을 적용하고 있다. 따라서, 도 7a 내지 도 7c에 도시된 바와, 홀 패턴 형성을 위해 주변 영역 덮개 마스크를 적용하더라도, 모 버니어의 경계선에 영향을 미치지 않는다. 따라서, 후속의 패턴에서 제1 모 버니어 패턴(1120) 또는 제2 모 버니어 패턴(1130)과 내부의 자 버니어 패턴(1140) 사이의 간격(d3)인 오버레이 정확하게 측정할 수 있게 된다.

상술한 바와 같이, 메쉬형 SPT 공정에 있어서, 종래의 경우에는, 일 예로서, 추가로 적용되는 주변 영역 덮개 마스크(peri region close mask)가 주변 영역뿐만 아니라 상기 SPT 공정에 의해 형성되는 버니어 패턴의 외곽 영역을 덮음으로써, 상기 SPT 공정에 의해 형성되는 버니어 패턴의 외곽 위치를 정확하게 정의하지 못하는 어려움이 있다. 하지만, 본 출원의 실시 예에 의하면, 버니어 패턴의 외곽 영역을 덮는 주변 영역 덮개 마스크를 적용하는 경우에도, 상기 SPT 공정에 따르는 버니어 패턴의 외곽선을 명확하게 정의할 수 있다. 따라서, 상기 버니어 패턴을 모 버니어로 하고 후속 적층 공정 시에 자 버니어를 생성할 때, 상기 모 버니어와 상기 자 버니어 사이의 오버레이 측정을 원활하게 수행하도록 할 수 있다.

또한, 상술한 도 10과 관련하여 상술한 반도체 소자의 버니어 형성 방법은 측벽 스페이서를 형성하지 않는 이중 패터닝 기술에도 활용할 수 있다. 즉, 도 9a에 도시되는 제1 모 버니어 마스크 패턴과 도 9b에 도시되는 제2 모 버니어 마스크 패턴을 이용하되, 제1 측벽 스페이서 및 제2 측벽 스페이서를 형성하는 SPT 공정 없이 모 버니어 패턴을 형성하는 경우에도, 도 11a와 실질적으로 동일한 형태의 버니어를 형성할 수 있다. 이로서, 주변 덮개 마스크의 적용에 의해 모 버니어 패턴의 외곽선이 불명확해지는 문제점을 해결할 수 있게 된다.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

10: 버니어 마스크 패턴, 12: 광차단막 패턴, 14: 스페이스 패턴,
110: 대상 기판, 120: 패턴 대상층, 130: 포토 레지스트 패턴,
122: 트렌치 패턴,
20: 버니어 마스크 패턴, 22: 광차단막 패턴, 24: 스페이스 패턴,
210: 대상 기판, 220: 패턴 대상층, 230: 하드마스크층, 232: 하드마스크층 패턴, 240: 포토 레지스트 패턴, 250: 측벽 스페이서,
30: 버니어 마스크 패턴, 310: 정렬 키 마스크 패턴, 312: 서브 정렬 마스크 패턴,
500: 정렬 키 패턴, 510: 대상 기판, 520: 패턴 대상층, 530: 하드마스크층, 532: 하드마스크층 패턴, 540: 감광막, 542: 감광막 패턴, 552a, 552b: 측벽 스페이서, 560: 물질막, 570: 서브 정렬 패턴, 572a, 574a: 복수의 미세 라인 패턴, 572b, 574b: 복수의 미세 스페이스 패턴,
610: 패턴 대상층, 612: 홀 패턴, 615: 패턴층, 620: 제1 하드마스크층, 625a: 제1 라인 패턴, 625b: 제2 라인 패턴, 630: 제2 하드마스크층, 635: 제1 하드마스크층 패턴, 640: 제1 측벽 스페이서, 650: 제3 하드마스크층, 660: 제2 측벽 스페이서,
710: 메쉬형 트렌치 패턴, 720a, 720b: 외곽 지역, 725a: 제1 라인 패턴, 725b: 제2 라인 패턴, 730: 주변 영역 덮개 마스크, 740: 홀 패턴,
810: 버니어 마스크 패턴, 812: 제1 모 버니어 마스크 패턴, 814: 제2 모 버니어 마스크 패턴, 820: 주변 영역 덮개 마스크,
910: 제1 모 버니어 마스크 패턴, 912: 제1 마스크 기판, 914: 제1 중앙 마스크 패턴부, 916 918: 제1 측면 마스크 패턴부, 920: 제2 모 버니어 마스크 패턴, 922: 제2 마스크 기판, 924: 제1 중앙 마스크 패턴부, 926, 928: 제2 측면 마스크 패턴부, 930: 메쉬형 제1 중첩 패턴, 940: 제2 중첩 패턴, 950: 제3 중첩 패턴, 960: 미패턴 영역의 중첩 영역,
1110: 대상 기판, 1120: 제1 모 버니어 패턴, 1130: 제2 모 버니어 패턴, 1140: 제1 모 버니어 패턴 및 제2 모 버니어 패턴의 외부 영역, 1150: 제1 모 버니어 패턴 및 제2 모 버니어 패턴의 교차 영역, 1160: 자 버니어 패턴.

Claims (25)

1. 제1 방향으로 배치되는 제1 서브 마스크 패턴 및
   상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 마스크 패턴을 포함하는 정렬 키 마스크 패턴을 구비하고,
   상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하되
   상기 제1 서브 마스크 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분과 상기 제2 서브 마스크 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분은 서로 접촉하여 지지하도록 배치되는
   반도체 소자용 마스크.
2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

   제1 항에 있어서,
   상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴은 마스크 기판 상에서 동일 평면 상에 배치되는
   반도체 소자용 마스크.
3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

   제1 항에 있어서,
   상기 제1 서브 마스크 패턴과 상기 제2 서브 마스크 패턴은 마스크 기판 상에서 서로 직교 방향으로 배치되는
   반도체 소자용 마스크.
4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

   제1 항에 있어서,
   상기 정렬 키 마스크 패턴은 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴의 경계선에 의해 정의되는 서브 정렬 마스크 패턴을 포함하는
   반도체 소자용 마스크.
5. 대상 기판 상에 감광막을 형성하는 단계;
   제1 방향으로 연장되어 배치되는 제1 서브 마스크 패턴 및 상기 제1 방향과 비평행인 제2 방향으로 연장되어 배치되는 제2 서브 마스크 패턴을 구비하고, 상기 제1 서브 마스크 패턴 및 상기 제2 서브 마스크 패턴의 경계선을 따라 정의되는 정렬 키 마스크 패턴을 상기 감광막 상에 전사하는 단계; 및
   상기 정렬 키 마스크 패턴이 전사된 감광막 패턴을 이용하여, 상기 대상 기판 상에 상기 제1 방향으로 배열되는 정렬 키 패턴 및 상기 제2 방향으로 배열되는 지지 패턴을 형성하는 단계를 포함하되,
   상기 정렬 키 패턴 및 상기 지지 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하되,
   상기 정렬 키 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분과 상기 지지 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분은 서로 접촉하여 지지하도록 형성되는
   반도체 소자의 버니어 형성 방법.
6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

   제5 항에 있어서,
   상기 감광막을 형성하기 전에 상기 대상 기판 상에 패턴대상층 및 하드마스크층을 순차적으로 형성하는 단계;
   상기 정렬 키 마스크 패턴이 전사된 감광막 패턴을 형성한 후에, 상기 감광막 패턴을 이용하여 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;
   상기 하드마스크층 패턴에 상기 제1 방향 및 상기 제2 방향으로 각각 연장되어 배열되는 측벽 스페이서를 형성하는 단계; 및
   상기 측벽 스페이서를 이용하여 상기 패턴대상층을 식각하여 상기 정렬 키 패턴 및 상기 지지 패턴을 형성하는 단계를 추가적으로 포함하는
   반도체 소자의 버니어 형성 방법.
7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

   제5 항에 있어서,
   상기 제1 서브 마스크 패턴 또는 상기 제2 서브 마스크 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하여 이루어지는
   반도체 소자의 버니어 형성 방법.
8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

   제5 항에 있어서,
   상기 제1 서브 마스크 패턴과 상기 제2 서브 마스크 패턴은 서로 직교 방향으로 배치되는
   반도체 소자의 버니어 형성 방법.
9. 대상 기판 상에서 제1 방향으로 배치되는 정렬 키 패턴 및
   상기 대상 기판 상에서 상기 제1 방향과 비평행한 제2 방향으로 배치되는 지지 패턴을 포함하고,
   상기 정렬 키 패턴 및 상기 지지 패턴은 서로 번갈아 평행하게 배열되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하고,
   상기 정렬 키 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분과 상기 지지 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분은 서로 접촉하여 지지하도록 형성되는
   반도체 소자의 버니어.
10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

    제9 항에 있어서,
    상기 정렬 키 패턴 및 상기 지지 패턴은 상기 대상 기판 상에 배치되는 필라 패턴인
    반도체 소자의 버니어.
11. 기판 상에서 배치되는 복수의 서브 정렬 패턴을 포함하여 구성되는 정렬 키 버니어를 구비하되,
    상기 정렬 키 버니어는
    상기 서브 정렬 패턴의 내부에서 제1 방향으로 배치되는 제1 서브 패턴 및
    상기 서브 정렬 패턴의 외부에서 상기 제1 방향과 비평행한 제2 방향으로 배치되는 제2 서브 패턴을 포함하고,
    상기 제1 서브 패턴은 상기 제1 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하고,
    상기 제2 서브 패턴은 상기 제2 방향으로 배열되며 서로 번갈아 평행하게 배치되는 복수의 미세 라인 패턴 및 미세 스페이스 패턴을 포함하고,
    상기 제1 서브 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분과 상기 제2 서브 패턴의 상기 복수의 미세 라인 패턴의 적어도 일부분은 서로 접촉하여 지지하도록 배치되는
    반도체 소자의 버니어.
12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

    제11 항에 있어서,
    상기 제1 서브 패턴의 상기 복수의 미세 라인 패턴은 정렬 키 패턴을 포함하며,
    상기 제2 서브 패턴의 상기 복수의 미세 라인 패턴은 지지 패턴을 포함하는
    반도체 소자의 버니어.
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