KR100934831B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 최소 크기가 아닌 다른 크기의 패턴을 형성하려는 영역의 하드마스크층이 제거되지 않고 스페이서와 함께 마스크로 이용될 수 있도록 함으로써 한 번의 패터닝 공정만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 피식각층이 구비된 반도체 기판 상부에 하드마스크층을 형성하는 단계와, 라인/스페이스 패턴을 구비한 마스크를 이용한 사진 식각 공정으로 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계와, 하드마스크층 패턴을 포함한 피식각층 상부에 스페이서용 물질막을 형성하는 단계와, 스페이서용 물질막 상부에 서로 인접한 하드마스크층 패턴과 중첩되는 감광막 패턴을 형성하는 단계와, 감광막 패턴에 의해 노출된 스페이서용 물질막을 식각하여 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계 및 감광막 패턴을 제거하고, 스페이서 및 하드마스크층 패턴을 식각 마스크로 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함한다.
SPT, 미세 패턴
Description
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)을 이용한 반도체 소자의 미세 패턴 형성방법에 관한 기술이다.
최근 반도체 소자의 고집적화에 따라 패턴의 미세화가 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.
이러한 문제를 해결하기 위하여 2번의 포토리소그라피 공정을 이용하여 미세 패턴을 형성하는 이중 노광 식각 기술(DEET:Double Exposure and Etch Technology)이 제안되었으나 이는 중첩(overlay) 문제를 초래하여, 최근에는 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)이 연구되고 있다.
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 피식각층(102), 제 1 하드마스 크층(104), 제 2 하드마스크층(106), 반사방지막(108) 및 감광막(미도시)을 형성한다. 여기서, 피식각층(102)은 비정질 탄소(amorphous Carbon)막이며, 제 1 하드 마스크층(104)은 실리콘질산화(SiON)막이고, 제 2 하드 마스크층(106)은 폴리실리콘층이다. 그 다음, 감광막을 라인/스페이스 패턴이 구비된 마스크로 노광 및 현상하여 감광막 패턴(110)을 형성한다.
도 1b를 참조하면, 감광막 패턴(110)을 식각 마스크로 반사방지막(108) 및 제 2 하드마스크층(106)을 식각하여 반사방지막 패턴(108a) 및 제 2 하드마스크층 패턴(106a)을 형성한다.
도 1c를 참조하면, 감광막 패턴(110) 및 반사방지막 패턴(108a)을 제거한 후, 제 2 하드마스크층 패턴(106a)을 포함한 제 1 하드마스크층(104) 상부에 질화막(미도시)을 형성한다. 그 다음, 질화막을 전면 식각하여 제 2 하드마스크층 패턴(106a) 측벽에 스페이서(112)를 형성한다.
도 1d를 참조하면, 제 2 하드마스크층 패턴(106a)을 제거하여 스페이서(112)만 남겨지도록 한다. 이때, 제 2 하드마스크층 패턴(106a) 제거 공정은 제 2 하드마스크층 패턴(106a)과 스페이서(112) 간의 식각 선택비 차이를 이용하여 수행한다.
도 1e를 참조하면, 스페이서(112)를 식각 마스크로 제 1 하드마스크층(104)을 식각하여 제 1 하드마스크층 패턴(104a)을 형성한다.
도 1f를 참조하면, 스페이서(112) 및 제 1 하드마스크층 패턴(104a)을 식각 마스크로 피식각층(102)을 식각하여 피식각층 패턴(102a)을 형성한다.
상술한 종래기술에 따른 미세 패턴 형성방법은 스페이서(112)의 두께에 해당하는 크기의 피식각층 패턴(102a)만이 형성된다. 따라서, 도 1g에 도시된 바와 같이, 피식각층 패턴(102a)의 라인 패턴과 스페이스 패턴 간의 선폭의 비가 하나로 고정된다. 그러나, 실제 설계에서는 다양한 크기의 패턴이 요구되기 때문에, 이를 만족시키기 위해서는 별도의 패터닝 공정을 더 수행해야하는 문제점이 있다.
본 발명은 최소 크기가 아닌 다른 크기의 패턴을 형성하려는 영역의 하드마스크층이 제거되지 않고 스페이서와 함께 마스크로 이용될 수 있도록 함으로써 한 번의 패터닝 공정만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 미세 패턴 형성방법은 피식각층이 구비된 반도체 기판 상부에 하드마스크층을 형성하는 단계; 라인/스페이스 패턴을 구비한 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴을 포함한 상기 피식각층 상부에 스페이서용 물질막을 형성하는 단계; 상기 스페이서용 물질막 상부에 서로 인접한 상기 하드마스크층 패턴과 중첩되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 의해 노출된 상기 스페이서용 물질막을 식각하여 상기 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 및 상기 감광막 패턴을 제거하고, 상기 스페이서 및 상기 하드마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 피식각층은 비정질 탄소(amorphous Carbon)막으로 형성하는 것과, 상기 하드마스크층은 제 1 하드마스크층 및 제 2 하드마스크층을 포함하는 것과, 상기 제 1 하드마스크층은 실리콘질산화(SiON)막으로 형성하는 것과, 상기 제 2 하드마스크층은 폴리실리콘층으로 형성하는 것과, 상기 스페이서용 물질막은 질화막으로 형성하는 것과, 상기 스페이서 형성 공정은 전면 식각 방법으로 수행하는 것과, 상기 스페이서 형성 단계에서 상기 감광막 패턴과 중첩되는 상기 하드마스크층 패턴은 상기 스페이서에 의해 노출되지 않는 것과, 상기 스페이서 형성 단계 이후에 상기 스페이서에 의해 노출된 상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 최소 크기가 아닌 다른 크기의 패턴을 형성하려는 영역의 하드마스크층이 제거되지 않고 스페이서와 함께 마스크로 이용될 수 있도록 함으로써 한 번의 패터닝 공정만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 피식각층(202), 제 1 하드마스크층(204), 제 2 하드마스크층(206), 반사방지막(208) 및 제 1 감광막(미도시)을 형성한다. 여기서, 피식각층(202)은 비정질 탄소(amorphous Carbon)막이며, 제 1 하드 마스크층(204)은 실리콘질산화(SiON)막이고, 제 2 하드 마스크층(206)은 폴리 실리콘층으로 형성하는 것이 바람직하다. 그 다음, 제 1 감광막을 라인/스페이스 패턴을 구비한 마스크로 노광 및 현상하여 제 1 감광막 패턴(210)을 형성한다.
도 2b를 참조하면, 제 1 감광막 패턴(210)을 식각 마스크로 반사방지막(208) 및 제 2 하드마스크층(206)을 식각하여 반사방지막 패턴(208a) 및 제 2 하드마스크층 패턴(206a)을 형성한다.
도 2c를 참조하면, 제 1 감광막 패턴(210) 및 반사방지막 패턴(208a)을 제거한 후, 제 2 하드마스크층 패턴(206a)을 포함한 제 1 하드마스크층(204) 상부에 스페이서용 물질막(212)을 형성한다. 여기서, 스페이서용 물질막(212)은 질화막으로 형성하는 것이 바람직하다. 그 다음, 스페이서용 물질막(212) 상부에 제 2 감광막(미도시)을 형성하고, 제 2 감광막을 라인/스페이스 패턴이 구비된 마스크로 노광 및 현상하여 제 2 감광막 패턴(214)을 형성한다.
여기서, 제 2 감광막 패턴(214)은 후속 공정에서 형성될 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭 비율에 따라 서로 다른 개수의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성하는 것이 바람직하다. 예컨대, 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭을 1:1로 형성하려는 영역에는 제 2 감광막 패턴(214)이 형성되지 않도록 하고, 3:1로 형성하려는 영역에는 제 2 감광막 패턴(214)을 1개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성한다. 그리고, 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭을 7:1로 형성하려는 영역에는 2개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성하고, 11:1로 형성하려는 영역에는 3개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성한다. 즉, 피식각 층 패턴의 라인 패턴과 스페이스 패턴의 비율은 1:1을 제외하고 4n-1:1(여기서, n은 중첩되는 하드마스크층 패턴(206a)의 개수)로 결정될 수 있다.
도 2d를 참조하면, 제 2 감광막 패턴(214)에 의해 노출된 스페이서용 물질막(212)을 전면 식각하여 스페이서(212a)를 형성한다. 그 다음, 제 2 감광막 패턴(214)을 제거한다.
도 2e를 참조하면, 스페이서(212a)에 의해 노출된 제 2 하드마스크층 패턴(206a)을 제거한다. 여기서, 제 2 하드마스크층 패턴(206a) 제거 공정은 제 2 하드마스크층 패턴(206a)과 스페이서(212a) 간의 식각 선택비 차이를 이용하여 수행하는 것이 바람직하다.
그 다음, 스페이서(212a)를 식각 마스크로 제 1 하드마스크층(204)을 식각하여 제 1 하드마스크층 패턴(204a)을 형성한다. 이때, 제 2 감광막 패턴(214)에 의해 남겨진 스페이서용 물질막(212)이 배리어 역할을 하여 그 하부의 제 2 하드마스크층 패턴(206a)이 제거되는 것을 방지해 준다. 따라서, 스페이서(212a) 뿐만 아니라 제 2 하드마스크층 패턴(206a)도 식각 마스크 역할을 하여 하부의 제 1 하드마스크층 패턴(204a)의 선폭이 원하는 타겟으로 형성될 수 있다.
도 2f를 참조하면, 제 1 하드마스크층 패턴(204), 제 2 하드마스크층 패턴(204a) 및 스페이서(212a)를 식각 마스크로 피식각층(202)을 식각하여 피식각층 패턴(202a)을 형성한다. 그 다음, 제 1 하드마스크층 패턴(204), 제 2 하드마스크층 패턴(204a) 및 스페이서(212a)를 제거한다.
즉, 본 발명은 제 2 감광막 패턴(214)으로 스페이서(212a) 뿐만 아니라 제 2 하드마스크층 패턴(204a)도 식각 마스크로 이용할 수 있도록 함으로써 작은 패턴이 요구되는 영역에는 스페이서(212a)만을 마스크로 이용하여 패터닝하고, 큰 패턴이 요구되는 영역에는 스페이서(212a)와 함께 제 2 하드마스크층 패턴(204a)을 마스크로 이용하여 패터닝할 수 있다. 또한, 큰 패턴의 경우 마스크로 이용하는 제 2 하드마스크층 패턴(204a)의 개수를 조절하여 서로 다른 크기의 패턴을 형성할 수 있도록 함으로써 도 2g에 도시된 바와 같이, 한 번의 패터닝만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있다.
아울러, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 DRAM 뿐만 아니라 SRAM, 플래쉬 및 로직 등에 적용이 가능하다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면.
Claims (9)
- 피식각층이 구비된 반도체 기판 상부에 하드마스크층을 형성하는 단계;라인/스페이스 패턴을 구비한 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;상기 하드마스크층 패턴을 포함한 상기 피식각층 상부에 스페이서용 물질막을 형성하는 단계;상기 스페이서용 물질막 상부에 서로 인접한 상기 하드마스크층 패턴과 중첩되는 감광막 패턴을 형성하는 단계;상기 감광막 패턴에 의해 노출된 상기 스페이서용 물질막을 식각하여 상기 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 및상기 감광막 패턴을 제거하고, 상기 스페이서 및 상기 하드마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 피식각층은 비정질 탄소(amorphous Carbon)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 하드마스크층은 제 1 하드마스크층 및 제 2 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 3 항에 있어서, 상기 제 1 하드마스크층은 실리콘질산화(SiON)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 3 항에 있어서, 상기 제 2 하드마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 스페이서용 물질막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 스페이서 형성 공정은 전면 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 스페이서 형성 단계에서 상기 감광막 패턴과 중첩되는 상기 하드마스크층 패턴은 상기 스페이서에 의해 노출되지 않는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 1 항에 있어서, 상기 스페이서 형성 단계 이후에 상기 스페이서에 의해 노출된 상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
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| KR20060110097A (ko) * | 2005-04-19 | 2006-10-24 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
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2008
- 2008-05-29 KR KR1020080050463A patent/KR100934831B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060110097A (ko) * | 2005-04-19 | 2006-10-24 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9812364B2 (en) | 2015-10-28 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device with an overlay mask pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090124327A (ko) | 2009-12-03 |
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