KR100629603B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

반도체 소자의 게이트 형성 방법을 개시한다. 본 방법은, STI(Shallow Trench Isolation)가 단차지게 형성된 반도체 기판 위에 실리콘 산화막 및 다결정 실리콘층을 차례대로 적층하는 단계와, 상기 다결정 실리콘층 위에 게이트 전극을 형성하기 위한 감광막 패턴을 형성하는 단계와, 상기 STI 위의 실리콘 산화막의 표면이 노출될 때까지 상기 감광막 패턴을 식각 마스크로 하여 상기 다결정 실리콘층을 식각하는 제1 식각 단계와, 상기 제1 식각 단계에서 식각되지 않고 남아있는 상기 다결정 실리콘층을 과도 식각 공정을 통해 식각하는 제2 식각 단계를 포함한다. 이를 통해, 게이트 전극의 대향하는 양 측벽을 경사지게 형성하여 하부에서의 게이트 선폭을 보다 좁게 형성할 수 있다.

Description

반도체 소자의 게이트 형성 방법{Method for Forming Gate of Semiconductor Device}
도 1a 및 도 1b는 종래의 반도체 소자의 게이트 형성 방법을 설명하는 도면이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하는 도면이다.
도 3은 본 발명에 따른 반도체 소자의 게이트 형성 방법에 의해 형성된 게이트 전극의 단면도이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 반도체 소자의 게이트 형성 방법에 관한 것이다.
종래 반도체 소자의 제조 공정에서, 트랜지스터의 게이트 전극은 다음과 같은 공정을 통해 형성된다. 즉, 도 1a에서 보듯이, STI(Shallow Trench Isolation; 30)가 미리 형성된 반도체 기판(10) 위에 게이트 산화막(22)을 열산화 공정을 통해 형성한다. 그리고, 게이트 산화막(22) 위에 다결정 실리콘층(20)을 증착한다. 그 후, 다결정 실리콘층(20) 위에 감광제를 도포하고 포토리소그래피(Photolithography) 공정을 통해 게이트 전극이 형성될 영역에 감광막 패턴(40)을 형성한다.
다음으로, 감광막 패턴(40)에 의해 마스킹된 영역을 제외한 나머지 영역에서의 다결정 실리콘층(20)을 비등방 식각을 통해 제거한다. 그 후, 감광막 패턴(40)을 제거하면, 도 1b에서와 같은 게이트 전극(20a)이 남게 된다.
위와 같은 공정에 의해 형성할 수 있는 게이트 전극(20a)의 폭은 포토리소그래피 공정에 의해 형성되는 감광막 패턴(40)의 폭에 의해 결정된다. 따라서, 포토리소그래피 공정에 사용되는 장비의 정밀도에 따라 형성할 수 있는 게이트 전극의 폭이 좌우된다. 최근 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭이 미세해지고 있는데, 이렇게 미세한 선폭을 가지는 게이트 전극을 형성하기 위해서는 포토리소그래피 공정에 사용되는 장비의 정밀도가 높아야 한다. 그러나, 이러한 장비의 정밀도는 한계가 있으므로 게이트 전극의 폭을 좁게 형성하는 데에는 한계가 있게 되고, 따라서 반도체 소자의 집적화에 한계가 있게 된다.
본 발명은 포토리소그래피 공정의 한계를 극복하여 감광막 패턴의 폭보다 미세한 선폭의 게이트 전극을 형성하는 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 하부에서의 폭이 상부에서의 폭보다 작게 형성된 게이트 전극을 포함하는 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은, STI(Shallow Trench Isolation)가 단차지게 형성된 반도체 기판 위에 실리콘 산화막 및 다결정 실리콘층을 차례대로 적층하는 단계와, 상기 다결정 실리콘층 위에 게이트 전극을 형성하기 위한 감광막 패턴을 형성하는 단계와, 상기 STI 위의 실리콘 산화막의 표면이 노출될 때까지 상기 감광막 패턴을 식각 마스크로 하여 상기 다결정 실리콘층을 식각하는 제1 식각 단계와, 상기 제1 식각 단계에서 식각되지 않고 남아있는 상기 다결정 실리콘층을 과도 식각 공정을 통해 식각하는 제2 식각 단계를 포함한다. 그리하여, 게이트 전극의 대향하는 양 측벽이 경사지게 형성할 수 있다.
또한, 상술한 방법에 의해 제조된 반도체 소자는, 하부에서의 폭(W2)이 상부에서의 폭(W1) 보다 작게 형성된 게이트 전극을 포함한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
먼저, 도 2a에서 보듯이, STI(30)가 형성된 반도체 기판(10) 위에 게이트 산화막(22) 및 다결정 실리콘층(20)를 순차적으로 형성한다. 그리고, 다결정 실리콘층(20) 위에는 게이트 전극을 형성하기 위한 감광막 패턴(40)을 형성한다. 이와 같은 공정은 앞에서 설명한 종래의 방법과 유사하지만, STI(30)의 단차를 높게 형성한다는 점에서 차이가 있다.
즉, STI(30)를 형성할 때 기판(10) 내에 형성된 트랜치를 STI 산화물로 매립하고 화학적 기계적 평탄화(CMP) 공정을 거치게 되는데, 이 때 STI 산화물 및 기판(10) 사이의 단차 높이(h)를 적절하게 제어한다. 이러한 단차 높이(h)는 후술하는 게이트 전극의 형성 공정에서 게이트 전극의 선폭을 조절하는 매개변수가 된다.
다음으로, 건식 식각 공정을 통하여 다결정 실리콘층(20)을 식각한다. 기판(10) 위에 형성된 다결정 실리콘층(20)의 전면에 대하여 식각 공정을 실시하게 되는데, 이 때 STI 산화물 위에 형성된 실리콘 산화막(30a)의 표면이 먼저 드러나게 된다. 따라서 실리콘 산화막(30a)에 대한 EPD(End Point Defect)가 검출된다. 여기서, EPD는 식각하고자 하는 막질의 식각 상태를 파악하기 위해 식각되는 막질과 다른 막질이 드러나는 시점을 찾아내기 위한 것이다.
다결정 실리콘층(20)과 다른 막질을 가지는 실리콘 산화막(30a)의 표면이 드러나게 되면 일차적인 식각 공정을 중단한다. 이와 같이 식각된 다결정 실리콘층(20)은 도 2b와 같은 상태가 된다. 즉, 일차적인 식각 공정을 마친 후에는 감광막 패턴(40)의 아래에 대략 감광막 패턴과 동일한 폭을 가진 게이트 전극의 상부(20a)가 형성된다. 그리고 게이트 전극의 상부(20a)와 연이어 아직 식각되지 않은 다결정 실리콘층(20)이 잔존하게 된다.
계속하여 다결정 실리콘층(20)의 잔존 영역을 식각하기 위하여 일차적인 식각 공정과 다른 레시피(Recipe)로 식각 공정을 진행한다. 즉, 과도 식각 공정을 행함으로써 게이트 전극의 상부(20a) 아래에서 역바이어스 형태로 식각되도록 한다. 과도 식각 공정은 일반적인 과도 식각용 레시피를 이용하면 된다. 특히, 역바이어스 형태의 식각을 보다 효과적으로 행하기 위하여 플라즈마 쳄버 내의 압력을 높이는 방식으로 행하는 것이 바람직하다. 이와 같이, 잔존하는 다결정 실리콘층(20)을 과도 식각하면 도 2c와 같은 형태의 게이트 전극을 얻을 수 있다.
도 2c는 감광막 패턴(40)을 제거한 상태의 게이트 전극의 형상을 도시한다. 여기서, 게이트 전극은 상대적으로 넓게 형성된 상부(20a)와 그 밑으로 경사지게 역바이어스된 하부(20b)로 구성되어 있다.
이와 같이, 다결정 실리콘층(20)을 2단계의 식각 공정을 통해 식각하면, 감광막 패턴(40)과 대략 동일한 치수로 형성된 종래의 게이트 전극의 선폭에 비해 보다 작은 선폭을 가지는 게이트 전극을 형성할 수 있다. 도 3에는 위와 같이 형성된 게이트 전극을 도시하였다. 여기서, 게이트 전극 하부(20b)에서의 폭(W2)은 상부(20a)의 폭(W1)보다 크다. 즉, 게이트 전극의 측벽이 경사지게 형성되어 있으므로 하부(20b)의 폭은 일반적인 방법에 의해 형성된 게이트 선폭에 비해 작게 형성된다.
게이트 전극의 하부(20b)의 치수는 다결정 실리콘층(20)을 과도 식각하는 과정에서 조절될 수 있는데, 특히 기판(10)의 표면에 대한 STI 산화물의 단차 높이(h)에 따라 조절될 수 있다. 즉, STI 산화물의 단차 높이(h) 및 과도 식각되는 다결정 실리콘층의 측벽 경사 각도 등을 기초로 게이트 하부에서의 선폭을 조절할 수 있으므로, 설계 규칙(Design Rule)에서 요구하는 게이트 선폭으로 형성할 수 있다.
본 발명에 따르면, 포토리소그래피 공정의 한계를 극복하여 감광막 패턴의 폭보다 작은 선폭을 가지는 게이트 전극을 형성할 수 있다. 특히, STI 단차 높이를 조절하여 다결정 실리콘층을 과도 식각함으로써 하부로 갈수록 폭이 좁아지는 형상의 게이트 전극을 형성할 수 있다. 따라서, 종래 감광막 패턴에 의해 형성된 게이트 전극보다 더욱 미세한 선폭을 가지는 게이트 전극을 용이하게 형성할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. STI(Shallow Trench Isolation)가 단차지게 형성된 반도체 기판 위에 실리콘 산화막 및 다결정 실리콘층을 차례대로 적층하는 단계;
    상기 다결정 실리콘층 위에 게이트 전극을 형성하기 위한 감광막 패턴을 형성하는 단계;
    상기 STI 위의 실리콘 산화막의 표면이 노출될 때까지 상기 감광막 패턴을 식각 마스크로 하여 상기 다결정 실리콘층을 식각하는 제1 식각 단계;
    상기 제1 식각 단계에서 식각되지 않고 남아있는 상기 다결정 실리콘층을 과도 식각 공정을 통해 식각하는 제2 식각 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제1항에 있어서, 상기 제2 식각 단계를 통해 상기 게이트 전극의 대향하는 양 측벽이 경사지게 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제2항에 있어서, 상기 게이트 전극의 하부에서의 폭(W2)은 상부에서의 폭(W1)보다 작게 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 의해 형성된 게이트 전극을 포함하는 반 도체 소자.
  5. 제4항에 있어서, 상기 게이트 전극은 하부에서의 폭(W2)이 상부에서의 폭(W1) 보다 작게 형성된 것을 특징으로 하는 반도체 소자.
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