KR100876862B1 - 반도체소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 제1금속물질층을 형성하는 단계; 상기 제1금속물질층을 선택적으로 패터닝하여 소자분리패턴보다 밀도가 높은 패턴을 형성하는 단계; 상기 밀도가 높은 패턴을 포함한 반도체기판상에 층간절연막을 형성하는 단계; 상기 밀도가 높은 패턴 지역을 제외한 지역에 형성된 층간절연막을 패터닝하여 소자분리패턴을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 층간절연막상에 상기 트렌치를 덮는 제2금속물질층을 형성하는 단계; 및 상기 제2금속물질층과 층간 절연막을 평탄화시켜 소자분리패턴을 형성하는 단계를 포함하여 구성되며, 금속배선에서 소자분리패턴의 슬로프를 방지할 수 있는 것이다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
도 1은 종래기술에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 2 내지 7은 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 알루미늄막
23a : 밀집한 패턴 25 : 제1감광막패턴
27 : 층간산화막 29 : 제2감광막패턴
31 : 트렌치 33 : 소자분리패턴
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 금속배선에서 소자분리패턴의 슬로프를 방지하는 반도체소자의 금속배선 형성방법에 관한 것이다.
반도체 제조기술의 발전과 함께 VLSI(very large scale integration) 디바이스의 고집적화로 임계치수(critical dimension; CD)가 축소되면서 금속배선의 마진이 작아지는데, 특히 로딩효과는 선폭이 작아질수록 에스펙트비가 커질수록 심하게 나타난다.
더욱이, 패턴간의 간격이 좁은 지역과 넓은 지역간의 식각률 차이를 마이크로 로딩효과(microloading effect)라고 하는데, 소자분리패턴에서 CD 바이어스의 차가 커진다.
종래의 금속배선의 일반적인 형태는, 도 1에서와 같이, 소자분리패턴(13a)과 밀집한 패턴(13b)(dense pattern)으로 나누어지는데 로딩효과(loading effect)에 의하여 식각률이 다르기 때문에 프로파일을 구현하는데 있어서 CD 바이어스의 차가 심하게 발생하는 문제가 있다. 즉, 기존에는 포토레지스트를 이용한 금속배선의 형성시에 소자분리패턴(13a)과 밀집한 패턴(13b)을 전부 형성하였다.
이러한 반도체소자의 금속배선 공정은 알루미늄 증착후 포토와 식각을 진행하여 금속패터닝을 형성하는데, 일반적으로 금속식각후 인시튜 PR 제거와 습식세정의 순서로 공정이 진행된다.
이러한 순서에 의한 금속식각은 PR과 Al의 높은 선택비를 요구하는 추세이어서 다양한 패턴 및 선택비 등에 의해 측벽 폴리머가 형성되어 측벽 공격을 방지하는데 이러한 폴리머는 밀집된 패턴(dense)보다 소자분리패턴에서 두드러지게 나타난다.
이를 방지하고자 소자분리패턴주변에 더미를 설계하여 밀도를 높여 주어 슬 로프를 감소시키고는 있으나 더미를 사용하지 못하는 패턴의 경우는 그 방법이 없다.
그러나, 종래의 방법으로는 밀집한 패턴과 소자분리패턴의 디자인룰이 금속배선의 경우는 밀집패턴은 다지인 룰에 맞는 반면에 소자분리패턴은 두께가 두꺼워 질수록 슬로프가 심하여 디자인룰보다 상당히 큰 값을 나타낸다.
일반적으로, 로직 디바이스에서는 더미패턴을 삽입하여 방지할 수 있으나, 메모리와 함께 같이 사용하는 디바이스의 경우에는 셀위에 더미패턴을 정의할 수 없으므로 디자인룰에 맞추는 것은 어려운 일이다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 금속배선 형성시에 소자분리패턴의 CD 바이어스를 줄이기 위한 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 제1금속물질층을 형성하는 단계; 상기 제1금속물질층을 선택적으로 패터닝하여 소자분리패턴보다 밀도가 높은 패턴을 형성하는 단계; 상기 밀도가 높은 패턴을 포함한 반도체기판상에 층간절연막을 형성하는 단계; 상기 밀도가 높은 패턴 지역을 제외한 지역에 형성된 층간절연막을 패터닝하여 소자분리패턴을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 층간절연막상에 상기 트렌치를 덮는 제2금속물질층을 형성하는 단계; 및 상기 제2금속물질층과 층간절연막을 평탄화시켜 소자분리패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2 내지 도 7은 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 금속배선 형성방법은, 먼저 도 2에 도시된 바와같이, 먼저 기존의 방법과 동일한 방법으로 반도체기판(21)상에 알루미늄층(23)을 증착한후 그 위에 감광물질을 도포하고 이어 포토리소그라피공정기술에 의해 노광 및 현상을 진행한후 식각공정을 실시하여 금속배선을 정의하기 위해 제1감광막패턴(25)을 형성한다. 이때, 상기 제1감광막패턴 형성시에 금속배선의 밀집한 패턴(dense pattern)만을 형성하기 위해 소자분리패턴은 형성시키지 않는다.
여기서, 상기 밀집한 패턴은 소자분리패턴보다 밀도가 높은 패턴을 말한다.
그다음, 도 3에 도시된 바와같이, 상기 제1감광막패턴(25)을 마스크로 상기 알루미늄층(23)을 선택적으로 패터닝하여 밀집한 패턴의 금속배선(23a)을 형성한후 제1감광막패턴(25)을 제거한다.
이어서, 도 4에 도시된 바와같이, 상기 금속배선(23a)을 포함한 전체 구조의 상면에 층간산화막(27)을 증착한다. 이때, 상기 층간산화막(27)은 기존의 밀집한 패턴이 남아 있는 금속배선(23a)을 충분히 덮을 수 있는 정도로 증착한다. 이때, 상기 층간산화막(27)이외에도 FSG, USG 또는 저유전상수의 IMD 물질등을 이용할 수도 있다.
그다음, 도 5에 도시된 바와같이, 상기 층간산화막(27)상에 감광막(29)을 도포한후 상기 감광물질을 포토리소그라피 공정에 의해 노광 및 현상공정을 진행하고 이어 식각공정을 실시하여 소자분리패턴지역을 정의하는 제2감광막패턴(29)을 형성한다.
이어서, 도 6에 도시된 바와같이, 상기 제2감광막패턴(29)을 마스크로 상기 층간산화막(27)을 패터닝하여 소자분리패턴지역을 정의하는 트렌치(31)를 형성한다. 이때, 상기 층간산화막(27)은 식각선택비가 높아 수직식각이 가능하므로 슬로프(slope)가 발생하지 않고 식각이 가능하다.
그다음, 도 7에 도시된 바와같이, 상기 트렌치(31)를 포함한 층간산화막(27)상에 알루미늄을 증착하여 상기 트렌치(31)를 채운다.
이어서, 상기 알루미늄층과 층간산화막(27)을 CMP 공정으로 평탄화시켜 상기 트렌치(31)내에 소자분리패턴(33)을 형성한다. 이렇게 하여 상기 밀집한 패턴(23a)과 소자분리 패턴(33)간 분리가 이루어진다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선 형성방법에 의하면, 소자분리패턴은 처음부터 형성시키지 않고 밀집한 패턴(dense pattern)을 형성시킨후, 산화막을 증착하고 그 위에 포토레지스트를 정의하는데 이때 밀집한 패턴은 만들지 않고 소자분리(Isolation; Iso) 패턴만을 정의하여 식각을 실시하므로써 슬로프가 형성되지 않고 수직하게 산화막을 식각할 수 있다.
따라서, 본 발명에 의해 소자분리 패턴을 형성할 경우에 더미패턴없이 간단 히 형성할 수 있다는 장점이 있다.
한편, 금속 식각시에 슬로프가 형성되게 되면 측벽 공격(side wall attack)이 생길 수 있으나, 본 발명에서는 측벽 공격을 방지할 수 있을 뿐만 아니라 디자인 룰을 적용하여도 디자인룰을 맞출 수 있는 소자분리패턴을 형성하는 효과를 가져 온다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (3)

  1. 반도체기판상에 제1금속물질층을 형성하는 단계;
    상기 제1금속물질층을 선택적으로 패터닝하여 소자분리패턴보다 밀도가 높은 패턴을 형성하는 단계;
    상기 밀도가 높은 패턴을 포함한 반도체기판상에 층간절연막을 형성하는 단계;
    상기 밀도가 높은 패턴 지역을 제외한 지역에 형성된 층간절연막을 패터닝하여 소자분리패턴을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 층간절연막상에 상기 트렌치를 덮는 제2금속물질층을 형성하는 단계; 및
    상기 제2금속물질층과 층간절연막을 평탄화시켜 소자분리패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 층간절연막으로는 산화실리콘막, FSG 및 USG 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 제1 및 2 금속물질층으로는 Al을 사용하는 것을 특징 으로 하는 반도체소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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